[发明专利]半导体芯片封装结构及封装方法

说明书

技术领域

本发明属于半导体制造领域，尤其涉及一种半导体芯片封装结构及封装方法。

背景技术

晶圆级芯片封装（Wafer Level Chip Size Packaging，WLCSP）技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片一致。晶圆级芯片尺寸封装技术改变传统封装如陶瓷无引线芯片载具（Ceramic Leadless Chip Carrier）、有机无引线芯片载具（Organic Leadless Chip Carrier）和数码相机模块式的模式，顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。经晶圆级芯片尺寸封装技术封装后的芯片尺寸达到了高度微型化，芯片成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。晶圆级芯片尺寸封装技术是可以将IC设计、晶圆制造、封装测试、基底制造整合为一体的技术，是当前封装领域的热点和未来发展的趋势。

现有技术中，在晶圆封装结构的芯片表面，覆盖有一气相沉积薄膜层，以作为连接焊垫与晶圆焊球的导电线路的绝缘层。然而，气相沉积薄膜层材质较脆、较硬，对于芯片表面的缓冲作用较小，受到应力容易裂开，使得其绝缘稳定性较差。

另外，在晶圆级芯片封装工艺中，要在通孔内打开该气相沉积薄膜层露出焊垫时，需要先在所述薄膜层上形成临时掩膜层，再进行光刻，而光刻后的临时掩膜层不易去除干净，且由于未完全清除的临时掩膜层存在，势必会加大再分布线路形成的难度，难以形成有效的再分布线路，使生产工艺较为复杂。

发明内容

本发明的目的在于提供一种解决上述技术问题的半导体芯片封装结构及封装方法。

其中，本发明一实施方式的半导体芯片封装结构，包括：

芯片，所述芯片上设置有控制电路；

第一电连接件，电性连接所述控制电路；

第二电连接件，通过再分布线路电性连接所述第一电连接件；

其特征在于，所述再分布线路和所述芯片的表面之间还设有第二绝缘层和第一绝缘层，所述第二绝缘层覆盖所述第一绝缘层，且所述第一绝缘层的介电常数小于所述第二绝缘层的介电常数。

作为本发明的进一步改进，所述第一绝缘层的材质为无机物，所述第二绝缘层的材质为有机绝缘胶。

作为本发明的进一步改进，所述第一绝缘层为气相沉积薄膜层，所述第二绝缘层为环氧树脂层。

相应地，本发明一实施方式的半导体芯片封装方法，包括：

提供一芯片，其包括上表面及与上表面相背的下表面，所述芯片上设置有多个控制电路；

在所述芯片的下表面侧形成多个第一电连接件；

在对应所述第一电连接件的位置处形成由所述芯片的上表面向下表面延伸，穿透所述芯片的多个通孔；

形成覆盖于所述芯片上表面及所述通孔内壁的第一绝缘层，以及形成覆盖于所述第一绝缘层上的第二绝缘层，所述第一绝缘层的介电常数小于所述第二绝缘层的介电常数；

形成分别电性连接相应的第一电连接件的多个第二电连接件。

作为本发明的进一步改进，所述第一绝缘层的材质为无机物，所述第二绝缘层的材质为有机绝缘胶。

作为本发明的进一步改进，所述第一绝缘层为气相沉积薄膜层，所述第二绝缘层为环氧树脂层。

作为本发明的进一步改进，所述“在所述芯片的下表面侧形成第一电连接件”步骤具体包括：

在所述芯片下表面覆盖钝化层；

在所述钝化层内形成多个第一电连接件。

作为本发明的进一步改进，所述“形成分别电性连接相应的第一电连接件的多个第二电连接件”步骤，具体包括：

在所述第二绝缘层上形成穿过部分钝化层并电性连接所述多个第一电连接件的再分布线路，以及形成通过所述再分布线路分别于相应的多个第一电连接件电性连接的多个第二电连接件。

作为本发明的进一步改进，所述“形成覆盖于所述芯片上表面及所述通孔内壁的第一绝缘层，以及形成覆盖于所述第一绝缘层上的第二绝缘层”步骤，具体包括：

形成覆盖于所述芯片上表面、通孔内壁，及部分钝化层的第一绝缘层；

形成覆盖于所述第一绝缘层上的第二绝缘层；

在第二绝缘层上形成与第一电连接件位置相对应的多个第一开口；

在第一绝缘层和钝化层上形成与所述第一开口位置相对应的多个第二开口。

与现有技术相比，本发明通过在晶圆封装结构的通孔壁上设置双层绝缘层，提高了芯片的绝缘稳定性及信耐性，且简化了工艺流程。

附图说明