[发明专利]半导体装置

说明书

关联申请

本申请享受以日本专利申请2012-139012号（申请日：2012年6月20日）为基础申请的优先权。本申请通过参照该基础申请，而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

功率MOSFET（Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管）、IGBT（Insulated GateBipolar Transistor，绝缘栅双极晶体管）等的功率半导体元件具有高速开关特性、反向阻断耐压，广泛用于家用电器、通信设备、车载用电机等中的电力变换、控制。为了提高这些设备的效率，降低功耗，在半导体元件内交替排列p型半导体区域和n型半导体区域的超结结构受到关注。

在这样的半导体元件中，为了在向源极漏极之间施加电压时耗尽层延伸到终端区域，除了元件区域外，有时还在位于元件区域的外侧的终端区域形成超结结构。如果是这样的结构，则在截止时耗尽层扩大到元件区域以及终端区域来维持高耐压。

但是，超结结构的高耐压性是以平衡调整p型半导体区域和n型半导体区域各自的电荷量为前提。因而，如果各自的电荷量受来自外部的影响而变化，那么还存在其可靠性（例如，耐压）大幅度降低的情况。因此，在具备超结结构的半导体元件中，除了调整p型半导体区域和n型半导体区域的电荷量外，还需要充分抑制来自外部的电荷的影响。

发明内容

本发明要解决的课题在于提供一种可以提高可靠性的半导体装置。

实施方式的半导体装置是具有元件区域以及包围上述元件区域的接合终端区域的纵型的半导体装置。半导体装置具备：设置于上述元件区域以及上述接合终端区域的第1导电型的第1半导体区域；设置于上述第1半导体区域之上的第1导电型的第2半导体区域；设置于上述第2半导体区域，且在相对于上述第1半导体区域和上述第2半导体区域的叠层方向大致正交的第1方向并排设置的第2导电型的多个第3半导体区域。

另外，实施方式的半导体装置具备：设置在上述元件区域的上述多个第3半导体区域的至少一个之上的第2导电型的第4半导体区域；设置在上述第4半导体区域之上的第1导电型的第5半导体区域。

另外，实施方式的半导体装置具备：隔着第1绝缘膜与上述第2半导体区域、上述第4半导体区域、以及上述第5半导体区域相接的第1电极；与上述第4半导体区域以及上述第5半导体区域电连接的第2电极；与上述第1半导体区域电连接的第3电极。

另外，实施方式的半导体装置具备：在上述接合终端区域的上述多个第3半导体区域之上以及上述接合终端区域的上述第2半导体区域之上，隔着第2绝缘膜在上述第1方向并排设置的多个第4电极；与上述第3电极电连接，隔着第3绝缘膜设置在上述多个第4电极的至少一个之上的第5电极。

附图说明

图1是第1实施方式所涉及的半导体装置的示意图，图（a）是半导体装置的超结结构部的平面示意图，图（b）是图（a）的A-A'剖面的剖面示意图。

图2是用于说明半导体装置的作用的示意图，图（a）是表示半导体装置的剖面示意图，图（b）是表示半导体装置表面的电荷与耐压的关系的示意图。

图3是用于说明半导体装置的作用的剖面示意图。

图4是第2实施方式所涉及的半导体装置的剖面示意图。

图5是第3实施方式所涉及的半导体装置的剖面示意图。

图6是第4实施方式所涉及的半导体装置的剖面示意图。

图7是第5实施方式所涉及的半导体装置的剖面示意图。

图8是第6实施方式所涉及的半导体装置的剖面示意图。

符号说明

1、2、3、4、5、6、100：半导体装置

80：元件区域

81：终端区域

10：漏极区

11、15：漂移区域

11n：n型柱区域

12p：p型柱区域

15u：上表面

17：外端

18：表面

20：基极区

21：源极区

30：栅电极

31：栅绝缘膜

40、45、46：场板电极

41、42：绝缘膜

50：屏蔽电极

51、52：电极

53：配线层

90：源极电极

91：漏极电极

101：场截止电极