[发明专利]静电放电保护电路

说明书

技术领域

本发明是有关于一静电放电保护电路，特别是针对具有低漏电流的静电放电保护电路。

背景技术

保护组件避免受到静电放电的破坏对于熟悉技艺的人士而言一直是个挑战，传统的静电放电保护电路主要包含一二极管联结的一端与输出入垫进行电耦接，另一端与接地端相连以用来散逸通过电路的高电流。一般而言，二极管联结具有一与基板电性相反的井用来容置二极管的两端，然而，二极管的一端和井与基板会形成一寄生的双极晶体管(BJT)，成为在正常操作时，例如在输出入垫加一10伏的偏压时所不欲见的的漏电通道，因此静电放电保护电路所造成的能耗成了一个主要的缺点。

除了漏电之外，另外对于传统的静电放电保护电路设计的挑战是逐渐缩减的布局面积，由于对于小尺寸电子组件的追求，对于电路设计人员的限制也渐增，除了要保护自输出入垫所进入的静电放电，对于逆向的负压的静电放电也是有必要存在，因此通常在设计时需将额外区域保留用以加入一个逆向二极管来散逸负压的静电放电。然而，所牺牲的区域将会对晶体管的密度造成缩减。

因此，如何能避免不必要的漏电流自静电放电保护电路流出与如何在最小面积下设计出一可供负压的静电放电是一重要课题。

发明内容

本发明的目的是要提供一静电放电保护电路，此静电放电保护电路具有一井嵌于一基板中，该井所具有的导电型与基板的导电型相反，且该井环绕一二极管用来散逸静电放电电流。另外，一掺杂区形成于该井中并电耦接于一输入垫，二极管的一端也同时电耦接于所述的输入垫，因此可形成一电位阻障以防止漏电流自二极管流入井中。进一步言，所述的井与基板形成一额外通道供散逸自接地端而来的静电放电电流，因此，设计一可供负压的静电放电所需的面积可减少。

本发明为了达到以上目的可藉由提供一静电放电保护电路电耦接于一输入(或输出入)垫，所述的电路可包含一可为PNP BJT的第一组件，具有一射极电耦接于输入垫。保护电路也可具有一第二组件，例如为一二极管，第二组件的第一极电耦接于第一组件的射极与输入垫。第二组件也可为一二极管联结，并有一第二极与接地端电耦接。电路可进一步具有一第三组件，其一端与输入垫电耦接，另一端与接地端电耦接，第三组件可以一二极管为代表，自输入垫的角度来看第三组件是与第二组件的方向相反。保护电路可进一步包含一具有接地闸极NMOS结构的第四组件，所述NMOS结构的一端电耦接于第二组件的第二极，而另一端接地。

本发明为了达到以上目的可藉由提供一静电放电保护电路电耦接于一输入(或输出入)垫，所述的电路包含一具有第一导电型的基板，一位于基板中具有第二导电型的第一井，与一位于第一井中具有第一导电型的第二井。所述的保护电路进一步有一在第一井中的一N+的第三掺杂区电耦接于输入垫，与在基板中有一P+的第四掺杂区电耦接于接地端。实施例可有多于一个的第二井位于第一井中并排列于第一个第二井之后。每一个第二井都有一第一端与一第二端，其中第一个第二井的第一端电耦接于输入垫，第二端电耦接后续第二井的第一端，并以此接续连接排列于后之第二井，最后一个第二井电耦接于接地端。

附图说明

图1显示一实施例中的一静电放电保护电路的等效电路图；

图2描述一实施例中的一静电放电保护电路的半导体结构；

图3显示图2实施例中的静电放电保护电路的半导体结构加入一阻抗的示意图；

图4描述另一实施例中的静电放电保护电路的半导体结构；；

图5显示一实施例中的静电放电保护电路的剖面图；

图6显示图5实施例中的静电放电保护电路加入一阻抗的示意图；

图7显示一实施例中的静电放电保护电路的剖面图。

主要组件符号说明：

10         静电放电保护电路

20         静电放电保护电路

30         静电放电保护电路

100        基板

101        第一组件

102        第二组件

103        第三组件

104        第四组件

110        输入垫

120        内部电路

130        接地端

200        第一井

210        第二井

220        二极管联结