[发明专利]一种考虑浅沟槽隔离的场效应晶体管模型参数修正方法

说明书

技术领域

本发明属于集成电路设计技术领域，涉及考虑版图临近效应的集成电路设计，特涉及考虑浅沟槽隔离应力对电路特性影响的集成电路设计。

背景技术

在集成电路设计制造领域中，浅沟槽隔离（shallow trench isolation,STI）技术用以实现场效应晶体管（MOSFET）之间的隔离。STI技术是局部硅氧化隔离技术的替代者，是深亚微米工艺的主流隔离技术。STI结构的沟槽具有比较陡直的侧壁，所以具有较小的面积，可以提高MOSFET的集成度。又由于其制造过程中采用CMP工艺，所以具有非常好的表面平坦性。此外，STI结构的漏电流也比较小，闩锁保护能力较强。由于这些优点，STI结构在0.25微米及以下的工艺节点中得到了非常广泛的应用。STI结构会在MOSFET的有源区产生应力。

在集成电路设计制造领域中，应力作为一种影响MOSFET性能的因素而得到广泛的研究。应力的引入会改变材料的能带结构，而能带结构的改变会导致一系列MOSFET参数发生改变，进而影响MOSFET性能以及整个集成电路的特性。集成电路中存在的应力包含两类，一类应力是通过应力工程（strain engineering）技术人为引入的。另一类是集成电路制造过程中的工艺步骤引入的。通过应力工程技术引入应力的目的通常是为了提高MOSFET性能。典型的应力工程技术包括锗硅源漏技术，应力层技术等等。这些技术通过改变材料晶格常数或施加外部应力的方法对材料施加应力。集成电路制造过程会用到许多工艺步骤，包括光刻，刻蚀，淀积，氧化，外延，扩散，退火等等。其中很多工艺步骤都会产生应力，产生机制包括结构变化，材料热膨胀系数（CTE）不同等等。工艺步骤产生的应力的作用是随机的，有可能提高MOSFET性能，也有可能降低MOSFET性能。

STI结构引入应力主要是由于MOSFET有源区材料和STI材料的热膨胀系数不同造成的。

在MOSFET尺寸比较大的时候，STI结构对MOSFET产生的应力相对较小，对MOSFET参数和MOSFET性能的影响可以忽略。随着集成电路产业的不断发展，MOSFET尺寸不断缩小，集成度不断提高，STI结构对MOSFET产生的应力变大，对MOSFET参数和MOSFET性能的影响变得不可忽略。并且，这种影响随着MOSFET尺寸的进一步减小而提高。STI应力对MOSFET造成的影响属于一种版图临近效应。这里，版图临近效应是指MOSFET性能受版图影响，并且根据版图不同而不同，一种典型的版图临近效应为阱临近效应。由于STI应力对MOSFET变得不可忽略，设计者在设计集成电路时需要考虑其影响。在目前的集成电路设计流程中，STI版图临近效应问题无法得到很好的处理。

集成电路设计人员在设计集成电路时需要依赖集成电路辅助设计（EDA）工具，一种典型的电路辅助设计工具是HSPICE。集成电路辅助设计工具可以帮助设计者完成整套电路设计流程。一个典型的集成电路设计流程包括以下步骤：功能及性能的定义，原理图设计，电路前仿真，版图设计，版图原理图比对，寄生参数提取，电路后仿真。设计者使用EDA工具进行集成电路设计时，需要用到MOSFET模型。MOSFET模型是用来描述MOSFET特性的一组数学公式或方程，其中包含描述MOSFET特性的参数。电路仿真器调用MOSFET模型对电路进行仿真。MOSFET模型一般由集成电路制造厂商（Foundry）提供，一种典型的MOSFET模型是BSIM4。要考虑STI结构对电路性能的影响，一般的做法是建立模型描述STI结构参数和MOSFET模型参数的关系，计算STI结构参数导致的MOSFET模型参数的变化，修改MOSFET模型，使用修改后的MOSFET模型进行电路仿真。现在流行的商业模型在考虑STI版图临近效应时，只分析了一维情况。然而实际中MOSFET在两个维度方向都与STI结构接触。STI结构在两个维度上对MOSFET性能施加影响。