[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年12月13日向韩国知识产权局提交的申请号为10-2011-0133704的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括硅层的半导体器件及其制造方法。

背景技术

随着半导体器件的继续微型化，图案宽度和相邻的图案之间的间隔减小。图案宽度和图案之间的间隔根据曝光设备的分辨率来确定。

出于这些原因，图案宽度和图案之间的间隔的减小会由于曝光设备的分辨率极限而具有限制。

发明内容

根据本发明的一个实施例，即使使用较低分辨率的曝光设备也可以形成细的图案。

根据本发明的一个实施例，一种半导体器件包括：隔离层，所述隔离层形成在半导体衬底的隔离区上；硅图案，所述硅图案形成在隔离层之间的半导体衬底之上；绝缘层，所述绝缘层形成在硅图案与半导体衬底之间；以及结，所述结形成在硅图案之间的半导体衬底中，其中，每个硅图案的两个顶角相对彼此是非对称的。

根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤：在半导体衬底中形成第一隔离层，其中，所述第一隔离层具有高于半导体衬底延伸的顶部；在半导体衬底的表面之上形成绝缘层；沿着第一隔离层的每个顶部的两个侧壁形成硅膜；刻蚀在硅膜与半导体衬底之间的绝缘层；在半导体衬底的刻蚀部分中以及在硅膜之间形成第二隔离层；在包括第二隔离层的整个结构之上形成电介质层和导电层；以及通过刻蚀导电层、电介质层以及硅膜来形成控制栅和浮栅。

附图说明

图1A和图1B是根据本发明的一个实施例的半导体器件的示图；

图2A至图2H是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；

图3A至图3H是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。

具体实施方式

在下文中，将参照附图详细地描述本发明的各种实施例。提供附图以允许本领域技术人员理解本发明的实施例的范围。然而，本发明可以用不同的方式实施，而不应解释为限定于本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。

图1A和图1B是根据本发明的一个实施例的半导体器件的示图。

参见图1A和图1B，半导体器件（例如，诸如NAND快闪存储器件的非易失性存储器件）的半导体衬底101可以分成单元区和外围电路区。在单元区的隔离区上可以形成隔离层（例如，109和117）。例如，隔离层可以具有并排布置的线形，例如隔离层可以彼此平行。隔离层（例如，109和117）之间的半导体衬底101的区域定义为有源区。隔离层（例如，109和117）的下部可以形成在半导体衬底101中所形成的沟槽中，而隔离层的上部可以形成在半导体衬底101之上。应当容易理解的是：在本说明书中的“上”和“之上”的含义应当采用最广义的方式来解释，使得“上”不仅意为“直接在某物上”，而且包括具有中间特征或中间层的某物“上”，以及“之上”不仅意为在某物“之上”，而且包括没有中间特征或中间层的某物“之上”（即，直接在某物上）。字线WL0至WLn和选择线（例如，DSL和SSL）可以沿着与隔离层（例如，109和117）交叉的方向形成。字线WL0至WLn可以与存储器单元的控制栅CG相对应。字线WL0至WLn和选择线DSL和SSL每个都可以包括层叠的多晶硅层121和硅化物层123。可以在每个相邻的字线WL0至WLn之间以及在选择线（例如DSL或SSL）与相邻的字线WL0或WLn之间的半导体衬底101中形成结JC，使得结JC用作源极或漏极。

可以在漏极选择线DSL之间的结JC中形成漏极接触插塞DCP。可以在源极选择线SSL之间形成源极接触插塞SCP，并且源极选择线SSL可以是与结JC耦接的线形。

可以在线（例如，WL0至WLn、DSL以及SSL）与半导体衬底101的有源区之间层叠绝缘层111和硅膜113a和113b。这里，绝缘层111可以用作隧道绝缘层。隧道绝缘层111每个都可以包括氧化物层和氮化物层中的一种或更多种。例如，绝缘层111可以通过顺序层叠氧化物层、氮化物层以及氧化物层来形成。具体地，绝缘层111可以包括含有Ru、Si、Ti以及Pt中的至少一种的导电点的氧化物层。当绝缘层111包括层叠的氧化物层、氮化物层以及氧化物层时，氮化物层可以是薄的，使得电子经过该氮化物层，而不被诱捕在该氮化物层中。