[发明专利]半导体存储器件

说明书

相关申请的交叉引用

本申请要求2011年10月27日提交的韩国专利申请No.10-2011-0110493的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种设置有数据传输线的半导体存储器件。

背景技术

通常，将半导体存储器件分类为易失性存储器件或非易失性存储器件。动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）为代表性的易失性存储器件。可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）和快闪存储器件为非易失性存储器件。用于区分易失性存储器件与非易失性存储器件的最重要特性是储存在存储器单元中的数据在无供电条件下是否保持。

换言之，在易失性存储器件中，储存在存储器单元中的数据在无供电条件下不保持，而在非易失性存储器件中，储存在存储器单元中的数据在无供电条件下保持。尤其是，在DRAM的情况下，需要刷新操作以便保持数据，而这样的刷新操作在非易失性存储器件中不是必需的。由于非易失性存储器件的这种特性适合低功率和高集成，近年来非易失性存储器件已被广泛地用作便携式设备的存储媒体。

图1是用于解释现有半导体存储器件的内部配置的图。为便于描述，将描述与一个存储体（memory bank）110相对应的配置作为实例。

参见图1，半导体存储器件包括存储体110、设置在缓冲区120中的多个缓冲器PB[0:7]、以及多个列选择单元CS[0:4K-1]。

存储体110被配置为储存期望的数据，并且响应于包括预定数目的比特的地址（未示出）而被访问。缓冲器PB[0:7]中的每个在读取操作中储存在多个存储器单元中所储存的数据，并且响应于多个选择信号S[0:4K-1]中的被激活的一个而将储存的数据传送至位线BL[0:7]和取反位线/BL[0:7]。多个列选择单元CS[0:4K-1]将输入地址译码并且基于被译码的输入地址来激活相对应的选择信号。

在下文中，将描述半导体存储器件的读取操作。

首先，在读取操作中，将储存在存储体110中的数据加载至多个缓冲器PB[0:7]。多个列选择单元CS[0:4K-1]响应于输入地址而激活多个选择信号S[0:4K-1]中的一个，并且相对应的缓冲器响应于激活的选择信号而被激活。接着，储存在激活的缓冲器中的数据被传送至位线BL[0:7]和取反位线/BL[0:7]。被传送的数据通过感测放大器（未示出）放大并输出。

图2是用于解释图1的多个缓冲器PB[0:7]的详细结构的电路图。

仅供参考，将耦接至第零位线BL[0]和第零取反位线/BL[0]的一组缓冲器PB[0]称为第零缓冲单元200。

参见图2，第零缓冲单元200中的响应于第零选择信号S[0]而被激活的缓冲器PB[0]包括：响应于控制信号（未示出）而储存数据的锁存部210，以及响应于第零选择信号S[0]而将储存在锁存部210中的数据传送至第零位线BL[0]和第零取反位线/BL[0]的传送部220。缓冲器PB[0]响应于第零选择信号S[0]的激活表示传送部220的NMOS晶体管响应于第零选择信号S[0]而导通，并且储存在锁存部210中的数据被传送至第零位线BL[0]和第零取反位线/BL[0]。

另外，在现有结构中，第零位线BL[0]和第零取反位线/BL[0]与第零缓冲单元200的多个缓冲器PB[0]连接。即，与相对应的位线连接的所有晶体管的结电容都被反映在第零位线BL[0]和第零取反位线/BL[0]中。换言之，第零位线BL[0]和第零取反位线/BL[0]的电容是通过将8K个晶体管的结电容与第零位线BL[0]和第零取反位线/BL[0]的固有电容（self-capacitance）（与第零缓冲单元200的长度LOB相对应）相加而获得的，其中每个缓冲器有两个晶体管彼此连接。第零缓冲单元200的长度LOB表示与缓冲区120相对应的长度（参见图1）。换言之，第零缓冲单元的长度LOB表示与设置在第零缓冲单元200中的缓冲器PB[0]的数目相对应的长度。在图2中，由于设置在第零缓冲单元200中的缓冲器PB[0]的数目为4K，故第零位线BL[0]和第零取反位线/BL[0]具有与4K个缓冲器相对应的长度。