[发明专利]三维非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年10月26日提交的申请号为10-2011-0109947的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有三维(3D)结构的非易失性存储器件及其制造方法。

背景技术

非易失性存储器件即使在电源被切断的情况下也能保留储存在其中的数据。由于近来对2D存储器件(存储器单元可以以单层形成在硅衬底之上)的集成度的改善达到极限，提出了将存储器单元从硅衬底垂直地层叠成多层的3D非易失性存储器件。

以下详细地描述已知的3D非易失性存储器件的结构及其问题。

图1是示出已知的3D非易失性存储器件的结构的截面图。

如图1所示，已知的3D非易失性存储器件包括从设置有源极区“源极”的衬底10垂直突出的沟道层CH，以及沿着沟道层CH层叠的下选择栅LSG、多个存储器单元MC、以及上选择栅USG。多个存储器单元MC串联耦接在下选择栅LSG和上选择栅USG之间，因而形成一个存储串(string)。存储串从衬底10垂直地布置。

在图1中，附图标记“11”表示层间电介质层，附图标记“12”表示字线，附图标记“13”表示下选择线，附图标记“14”表示上选择线。此外，附图标记“15”表示栅绝缘层，附图标记“16”统一地表示隧道绝缘层、存储器层以及电荷阻挡层。

在如上所构造的已知3D非易失性存储器件，N型杂质掺杂到沟道层CH和源极区“源极”中。因此，当执行擦除操作时，源极区“源极”产生栅致漏极泄漏(GIDL)电流，并且由GIDL电流所产生的空穴注入到存储器层中。

已知的3D非易失性存储器件的问题在于：因为由GIDL电流所产生的空穴的数目不足够，所以擦除速度慢，并且因为足够的空穴未被供应到一些存储器单元，所以擦除速度低。具体地，在已知的3D非易失性存储器件中，由于存储串从衬底10垂直地布置，所以空穴的供应随着沟道层CH的长度增加而变得更加困难。结果，擦除操作的速度进一步减小，因而存储器件的性能不佳。

发明内容

本公开的实施例提供了一种在执行擦除操作时通过产生足够数目的空穴来保证擦除特性的3D非易失性存储器件及其制造方法。

在一个方面中，一种3D非易失性存储器件包括：沟道层，所述沟道层从衬底突出，多个存储器单元，所述多个存储器单元沿着沟道层层叠；源极线，所述源极线与沟道层的一侧的端部耦接；位线，所述位线与沟道层的另一侧的端部耦接；第一结，所述第一结插入在沟道层的一侧的端部与源极线之间，并且被配置成其中掺杂有P型杂质；以及第二结，所述第二结插入在沟道层的另一侧的端部与位线之间，并被配置成其中掺杂有N型杂质。

在另一个方面中，一种制造3D非易失性存储器件的方法包括以下步骤：形成多个存储器单元，所述多个存储器单元沿着从衬底突出的沟道层层叠；形成第一结，所述第一结与沟道层的一侧的端部耦接，并被配置成其中掺杂有P型杂质；形成第二结，所述第二结与沟道层的另一侧的端部耦接，并被配置成其中掺杂有N型杂质；形成与第一结耦接的源极线；以及形成与第二结耦接的位线。

附图说明

图1是示出已知的3D非易失性存储器件的结构的截面图；

图2是示出根据本公开的第一实施例的3D非易失性存储器件的结构的截面图；

图3A和图3B是说明根据本公开的第一实施例的3D非易失性存储器件的擦除操作的截面图和电路图；

图4A和图4B是说明根据本公开的第一实施例的3D非易失性存储器件的编程操作的截面图和电路图；

图5A和图5B是说明根据本公开的第一实施例的3D非易失性存储器件的读取操作的截面图和电路图；

图6是示出根据本公开的第二实施例的3D非易失性存储器件的结构的截面图；

图7是示出根据本公开的第三实施例的3D非易失性存储器件的结构的截面图；

图8是示出根据本公开的第四实施例的3D非易失性存储器件的结构的截面图；

图9是示出根据本公开的第五实施例的3D非易失性存储器件的结构的截面图；

图10是示出根据本公开的第一实施例和第二实施例的非易失性存储器件的擦除特性的曲线图；

图11A至图11C是说明根据本公开的第六实施例的制造3D非易失性存储器件的方法的截面图；

图12A和图12C是说明根据本公开的第七实施例的制造3D非易失性存储器件的方法的截面图；