[发明专利]三维非易失性存储器件及其制造方法

权利要求书

1.一种三维非易失性存储器件，包括：

沟道层，所述沟道层从衬底突出；

多个存储器单元，所述多个存储器单元沿着所述沟道层层叠；

源极线，所述源极线与所述沟道层的一侧的端部耦接；

位线，所述位线与所述沟道层的另一侧的端部耦接；

第一结，所述第一结插入在所述沟道层的一侧的端部与所述源极线之间，并且被配置成其中掺杂有P型杂质，其中，所述第一结直接接触所述源极线，使得当擦除电压被施加到所述源极线时，所述第一结将空穴供应到所述沟道层；以及

第二结，所述第二结插入在所述沟道层的另一侧的端部与所述位线之间，并且被配置成其中掺杂有N型杂质。

2.如权利要求1所述的三维非易失性存储器件，还包括：第三结，所述第三结插入在所述沟道层的一侧的端部与所述第一结之间，并且被配置成其中掺杂有N型杂质。

3.如权利要求1所述的三维非易失性存储器件，还包括：

至少一个第一选择晶体管，所述至少一个第一选择晶体管插入在所述第一结与所述多个存储器单元之中的形成在所述沟道层的一侧的端部处的存储器单元之间；以及

至少一个第二选择晶体管，所述至少一个第二选择晶体管插入在所述第二结与所述多个存储器单元之中的形成在所述沟道层的另一侧的端部处的存储器单元之间。

4.如权利要求3所述的三维非易失性存储器件，其中，当执行读取操作时，通过将预充电电压施加到所述位线、将所述位线浮置、以及将比所述预充电电压更高的电压施加到所述源极线，来感测所述位线的电压电平是否比所述预充电电压更高。

5.如权利要求3所述的三维非易失性存储器件，其中，当执行编程操作时，通过将操作电压施加到所述第二选择晶体管来将所述第一选择晶体管关断并且将所述第二选择晶体管导通。

6.如权利要求3所述的三维非易失性存储器件，其中，当执行擦除操作时，将所述第一选择晶体管的栅极和所述第二选择晶体管的栅极浮置并且将所述擦除电压施加到所述源极线。

7.如权利要求1所述的三维非易失性存储器件，其中，所述沟道层由未掺杂多晶硅层形成。

8.如权利要求1所述的三维非易失性存储器件，其中，所述沟道层包括：

管道沟道层，所述管道沟道层形成在管道栅中；以及

一对源侧沟道层和漏侧沟道层，所述一对源侧沟道层和漏侧沟道层与所述管道沟道层耦接并从所述管道栅突出。

9.如权利要求8所述的三维非易失性存储器件，其中，所述沟道层大体形成为U形。

10.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤：

形成多个存储器单元，所述多个存储器单元沿着从衬底突出的沟道层层叠；

形成第一结，所述第一结与所述沟道层的一侧的端部耦接，并被配置成其中掺杂有P型杂质；

形成第二结，所述第二结与所述沟道层的另一侧的端部耦接，并被配置成其中掺杂有N型杂质；

形成与所述第一结耦接的源极线；以及

形成与所述第二结耦接的位线，

其中，所述第一结直接接触所述源极线，使得当擦除电压被施加到所述源极线时，所述第一结将空穴供应到所述沟道层。

11.如权利要求10所述的方法，其中，所述沟道层包括：

管道沟道层，所述管道沟道层形成在管道栅中；以及

一对源侧沟道层和漏侧沟道层，所述一对源侧沟道层和漏侧沟道层与所述管道沟道层耦接并从所述管道栅突出。

12.如权利要求11所述的方法，其中，所述沟道层大体形成为U形。

13.如权利要求11所述的方法，其中，形成所述第二结的步骤包括以下步骤：

在形成有所述多个存储器单元的所得结构之上形成暴露出所述漏侧沟道层的第一掩模图案；以及

利用所述第一掩模图案作为阻挡层将N型杂质注入到所述漏侧沟道层中。

14.如权利要求11所述的方法，其中，形成所述第一结的步骤包括以下步骤：

在形成有所述多个存储器单元的所得结构之上形成暴露出所述源侧沟道层的第二掩模图案；以及

利用所述第二掩模图案作为阻挡层将P型杂质注入到所述源侧沟道层中。