[发明专利]半导体存储器件及其操作方法

说明书

相关申请的交叉引用

本申请要求2011年10月27日提交的申请号为10-2011-0110498的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种设置有模式寄存器单元的半导体存储器件。

背景技术

一般地，诸如双数据速率同步DRAM（DDR SDRAM）的半导体存储器件被设置有模式寄存器单元，其中，模式寄存器单元储存器件操作的信息，诸如CAS潜伏时间、列地址选通潜伏时间、突发类型、突发长度、存储体分组模式以及DLL导通/关断。模式寄存器单元在半导体存储器件操作之前储存相应的信息，并且用储存的信息来设定半导体存储器件。经由地址引脚来输入储存在模式寄存器单元中的信息数据，并出于方便的目的，储存在模式寄存器单元中的信息数据将被称作为地址信号ADD。

图1是用于解释现有的半导体存储器件的部分配置的框图。

参见图1，半导体存储器件包括命令译码单元110、模式寄存器激活控制单元120、以及第一至第四模式寄存器单元130_1至130_4。

命令译码单元110响应于多个命令信号CMD而产生模式寄存器使能信号EN，并且模式寄存器激活控制单元120响应于模式寄存器使能信号EN而产生与多个存储体地址信号BA相对应的第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4。在命令信号CMD输入到命令译码单元110时，模式寄存器使能信号EN被激活具有与模式寄存器单元操作相对应的指定值，并且存储体地址信号BA被用来选择第一至第四模式寄存器单元130_1至130_4。

第一至第四模式寄存器单元130_1至130_4分别响应于第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4而储存地址信号ADD。储存在第一至第四模式寄存器单元130_1至130_4中的数据用作前述与CAS潜伏时间、突发类型、突发长度、存储体分组模式、DLL导通/关断等相关的信息。

图2是用于说明图1的半导体存储器件的操作的操作波形图。在下文中，将参照图1和图2来描述半导体存储器件的操作。

命令译码单元110将命令信号CMD译码并激活模式寄存器使能信号EN。一般地，在与命令信号CMD的输入大体相同的时间，输入存储体地址信号BA和地址信号ADD。模式寄存器激活控制单元120响应于存储体地址信号BA和模式寄存器使能信号EN，而激活与第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4的存储体地址信号BA相对应的模式寄存器激活信号。第一至第四模式寄存器单元1301至1304响应于第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4而接收并储存地址信号ADD，并分别将储存的数据译码以输出第一至第四模式寄存器输出信号OUT_MRS1至OUT_MRS4。

此外，对于第一至第四模式寄存器单元130_1至130_4需要预定的时间来接收并储存地址信号ADD。换言之，第一模式寄存器单元130_1响应于第一模式寄存器激活信号EN_MRS1而接收与第一模式寄存器单元130_1相对应的第一地址信号ADD1（参见图2），并在预定的时间经过之后，将接收的第一地址信号ADD1译码以输出第一模式寄存器输出信号OUT_MRS1。在输出第一模式寄存器输出信号OUT_MRS1之后，应当输入与第二模式寄存器单元130_2相对应的第二地址信号ADD2。这以相同的方式适用于第三至第四地址信号ADD3和ADD4。

因此，为了将地址信号ADD稳定地储存在第一至第四模式寄存器单元130_1至130_4中，输入第一至第四地址信号ADD1至ADD4需要考虑第一至第四模式寄存器单元130_1至130_4的数据储存完成时间。这是因为第一至第四地址信号ADD1至ADD4的输入时间由第一至第四模式寄存器单元130_1至130_4的储存完成时间来限定。

近来，半导体存储器件以更高的速度操作。然而，获得半导体存储器件的高速操作会受到模式寄存器的数据储存完成时间的阻碍。

发明内容

本发明的示例性实施例涉及一种无论模式寄存器的数据储存完成时间如何仍能将使模式寄存器的数据储存操作使能的半导体存储器件。