[发明专利]半导体器件及半导体器件的制造方法

说明书

技术领域

本发明涉及半导体领域，特别涉及半导体器件及半导体器件的制造方法。

背景技术

场效应晶体管（FET）的沟道区内流过的电流与该沟道区内的多数载流子的迁移率成正比。沟道区上不同的应力会影响多数载流子迁移率，并因此影响电流。例如，p-FET的沟道区上的纵向压应力可以提高空穴迁移率。相反，n-FET的沟道区上的纵向拉应力会提高电子迁移率。

2010年5月11日公开的美国专利文献US7714358B2提到一种n型金属氧化物半导体场效应晶体管(n-FET)及形成该n-FET的方法，该方法利用碳注入物注入半导体中，使源极区和漏极区非晶化，随后使该注入的非晶化的源区和漏极区重结晶。但是，为了最大化重结晶的硅碳源极区和漏极区的应力效应，碳注入必须深。不幸的是，由于存在同时将碳离子注入栅电极并损伤栅极介电层的风险，深的碳注入受限制。因此，需要一种改善的FET结构，其可以为沟道区提供优化的应力。

发明内容

本发明的目的是提供具有良好的沟道区应力的半导体器件及其制造方法。所述半导体器件的制造方法，包括：

一种半导体器件的制造方法，其特征在于，包括下列步骤：

提供绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；

图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起，所述凸起被所述凹槽限定出凸起侧壁；

形成应力改变层覆盖所述凹槽和所述凸起，所述应力改变层对所述凸起产生应力改变作用；

图案化所述应力改变层以在所述应力改变层上形成沟槽，所述沟槽暴露出至少部分所述凸起，所述应力改变层被所述沟槽限定出应力改变层侧壁；

形成侧墙于所述应力改变层侧壁，所述侧墙遮挡部分所述凸起；

形成栅介电层覆盖所述凸起暴露出的部分；

形成栅电极层覆盖所述栅介电层，所述栅电极层同时填充所述沟槽。

可选的，所述栅电极层填充所述沟槽之后，移除位于所述应力改变层上的所述栅电极层。

可选的，所述凹槽下面的半导体层和覆盖所述凹槽的应力改变层形成源极的至少一部分或漏极的至少一部分。

可选的，所述凸起形成沟道的至少一部分。

可选的，所述应力改变层包括硅锗层。

可选的，所述硅锗层包括p型掺杂物。

可选的，所述应力改变层包括硅碳层。

可选的，所述硅碳层包括n型掺杂物。

可选的，采用干法刻蚀图案化所述半导体层。

可选的，采用干法刻蚀图案化所述应力改变层。

可选的，采用CF₄或CHF₃作为刻蚀气体。

可选的，所述凹槽的深度在2nm至20nm之间。

可选的，所述应力改变层的厚度在20nm至200nm之间。

本发明还提供了一种半导体器件，包括：

绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；

所述半导体层包括有凹槽，相邻两个所述凹槽之间为凸起；

应力改变层，覆盖所述凹槽，所述应力改变层在所述凸起上方为沟槽；

所述沟槽侧面包括有侧墙；

栅介电层，覆盖所述凸起；

所述栅介电层被栅电极层覆盖，所述栅电极层填充所述沟槽。

可选的，所述凹槽定义出源极区域和漏极区域；所述凸起定义出沟道区域。

可选的，所述应力改变层包括掺杂有p型掺杂物的硅锗层。

可选的，所述应力改变层包括掺杂有n型掺杂物的硅碳层。

可选的，所述凹槽的深度在2nm至20nm之间。

与现有技术相比，本发明具有以下优点：

本发明所提供的半导体器件的制造方法由于在半导体层上形成应力改变层，该应力改变层和该半导体层晶格常数不同，因而在它们之间会产生应力，通过设置该应力改变层来调整半导体器件多数载流子的迁移率，改善该半导体器件的电性能。

附图说明

图1为本发明实施例的半导体器件制作方法的流程图；

图2至图8为本发明实施例半导体器件形成过程的结构示意图。

具体实施方式