[发明专利]占空比校正装置及相关方法

说明书

【技术领域】

本发明有关于一种电子装置，特别是关于一种占空比校正装置。

【背景技术】

倍频器(Frequency Doubler)在数字电路和现今的频率合成器中为一常见元件，其用以降低相位噪声。在理想情况下，倍频器可根据一输入时钟信号来产生一输出时钟信号，其中该输出时钟信号的频率恰为该输入时钟信号的频率的两倍。

实际上，输入时钟信号通常会有占空比误差(Duty Cycle Error)，这导致频域中产生参考杂散(Reference Spur)，并使得相关的模拟电路或数字电路的性能下降。因此，有必要设计一种新的占空比校正装置来克服上述问题。

【发明内容】

有鉴于此，本发明实施例提供一种占空比校正装置及相关方法，以解决上述占空比误差的问题。

在一实施例中，本发明提供一种占空比校正装置，包括：输入校正电路，根据第一控制信号校正输入时钟信号，以产生输入校正时钟信号；延迟链，包括串联耦接的多个延迟单元，该延迟链用以延迟该输入校正时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，并于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元中的至少两个分别具有可调延迟时间，该可调延迟时间根据一第二控制信号来控制；第一比较器，比较该输入校正时钟信号与该第一延迟时钟信号，以产生该第一控制信号；以及第二比较器，比较该输入校正时钟信号与该第二延迟时钟信号，以产生该第二控制信号。

在另一实施例中，本发明提供一种占空比校正方法，包括下列步骤：经由包括多个延迟单元的延迟链，延迟输入时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，且于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元中的至少两个分别具有可调延迟时间；控制该可调延迟时间，使得该延迟链的总延迟时间恰等于该输入时钟信号的时钟周期；以及校正该输入时钟信号，并产生具有大致为50%的占空比的输入校正时钟信号。

本发明实施例的占空比校正装置及相关方法，可以校正输入时钟信号中的占空比误差。

【附图说明】

图1为根据本发明一实施例所述的占空比校正装置的结构示意图；

图2为根据本发明另一实施例所述的占空比校正装置的结构示意图；

图3A为根据本发明实施例所述的占空比校正装置中的一些时钟信号的波形图；

图3B为根据本发明实施例所述的占空比校正装置中的一些时钟信号的另一波形图；

图4A为根据本发明实施例所述的占空比校正装置中的一些时钟信号的再一波形图；

图4B为根据本发明实施例所述的占空比校正装置中的一些时钟信号的又一波形图；

图5为根据本发明一实施例所述的占空比校正方法的流程图；

图6为根据本发明一实施例所述的占空比校正装置的操作方式的流程图。

【具体实施方式】