[发明专利]高压LDMOS器件的等效电路及仿真方法

说明书

技术领域

本发明涉及半导体器件的设计仿真，特别是指一种建高压LDMOS器件的等效电路及仿真方法。

背景技术

高压LDMOS（Laterally Diffused Metal Oxide Semiconductor横向双扩散金属氧化物半导体）广泛应用于高压集成电路设计中，业界标准MOSFET SPICE（SimulationProgram With Integrated Circuit Emphasis集成电路增强模拟程序）模型BSIM3（Berkeley Short channel Insulated gate field effect transistor Model伯克利短沟道绝缘栅场效应晶体管模型）无法准确模拟高压LDMOS各种高压特性。传统MOSFET由于源漏两端PN结及源漏两端栅极交叠电容都完全对称，因此栅漏电容（CGD）和栅源电容（CGS）完全相等，其电容特性如图1所示，在电容测试曲线图上两条曲线Cgs/Cgd完全重合在一起。图2所示为高压LDMOS的结构，整个器件位于N型埋层2之上的轻掺杂N型阱3中，漏极轻掺杂N型阱又称为LDMOS漂移区，LDMOS通过P型体区4与漏极轻掺杂N型阱PN结在漏测形成的耗尽区耐高压，栅极多晶硅5从栅氧一直覆盖到轻掺杂漏极N型阱上的部分场氧6，栅极多晶硅5位于漏测栅氧和场氧6上的部分又称为多晶场板，起到提高器件击穿电压的作用。LDMOS关键尺寸如图中所示，器件有效沟道长度Leff，栅极多晶场板长度Lacc，漂移区长度Ldrift。其电容特性如图3所示，与传统MOSFET电容特性相比两者有明显的差异。电容特性的差异主要由漏极轻掺杂漂移区和漏极栅多晶硅场板引入，器件呈非对称结构，栅漏电容CGD与栅源电容CGS完全不同，源漏不能互换。随着栅漏电压（VGD）的增加，漏极轻掺杂漂移区N型阱耗尽区展宽，使得栅漏电容CGD急剧下降。

目前业界通常会通过搭建子电路形式通过外接源漏电阻以提高LDMOS模型精度，该模型方法仅能对LDMOS DC特性模型精度有所提高，但对高压LDMOS电容特性的模型精度并没有任何改进。高压集成电路设计中对于一定高增益应用，由于LDMOS栅漏电容CGD构成输入电路到输出电路的反馈回路，因此栅漏电容通过密勒效应主导电路开关速度，如何精确模拟电容特性是目前高压LDMOS模型的难点及关键。

发明内容

本发明所要解决的技术问题是提供一种高压LDMOS器件的等效电路，并通过搭建的等效电路进行高压LDMOS器件的仿真的方法，以提高目前高压LDMOS直流及交流的仿真精度。

为解决上述问题，本发明所述的所述高压LDMOS器件等效电路包含一MOSFET、一JFET、一第一可变电容、一第二可变电容、一第一电阻和一第二电阻，其中：

MOSFET的栅极与第一可变电容以及第二可变电容的正极连接，其漏极与第一可变电容的负极连接，其源极与第二可变电容的负极连接；

JFET的源极连接到所述MOSFET的漏极，JFET的栅极连接到MOSFET的源极，JFET的漏极连接一第一电阻的第一端；

所述MOSFET的源极，还连接一第二电阻的第一端；

所述MOSFET的栅极、第一电阻的第二端、第二电阻的第二端分别是整个高压LDMOS器件等效电路的栅极、漏极、源极。

较佳地，所述MOSFET是由SPICE程序提供，是一源漏对称，或者不对称的MOSFET。

较佳地，所述第一可变电容表征LDMOS的栅漏电容，第二可变电容用于表征高压LDMOS的栅体电容，第一电阻表征高压LDMOS的漏极电阻，第二电阻表征高压LDMOS的源极电阻，是分别用于表示高压LDMOS的漏、源非对称电阻，JFET用于表征高压LDMOS的准饱和特性。

本发明所述的一种高压LDMOS器件的仿真方法，包含如下两个步骤：

步骤一，构建高压LDMOS器件的等效电路；

步骤二，利用构建的等效电路进行高压LDMOS器件的仿真。

较佳地，所述步骤一中，构建的高压LDMOS器件的等效电路包含元件有一MOSFET、一JFET、一第一可变电容、一第二可变电容、一第一电阻和一第二电阻，其中：

MOSFET的栅极与第一可变电容以及第二可变电容的正极连接，其漏极与第一可变电容的负极连接，其源极与第二可变电容的负极连接；

JFET的源极连接到所述MOSFET的漏极，JFET的栅极连接到MOSFET的源极，JFET的漏极连接一第一电阻的第一端；

所述MOSFET的源极，还连接一第二电阻的第一端；