[发明专利]制造非易失性存储器件的方法

说明书

本发明提供一种制造非易失性存储器件的方法，包括以下步骤：在包括第一区和第二区的衬底上形成第一绝缘层和第一导电层；通过刻蚀第一导电层、第一绝缘层和衬底而在第一区中形成第一隔离沟槽；形成填充在第一隔离沟槽中的第一隔离层；形成第二绝缘层和导电的覆盖层；刻蚀覆盖层和第二绝缘层；形成第二导电层；以及通过刻蚀第一区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层来形成第一栅图案，并且通过刻蚀第二导电层、第一导电层、第一绝缘层和衬底而在第二区中形成第二隔离沟槽。

相关申请的交叉引用

本申请要求2011年10月18日提交的韩国专利申请No.10-2011-0106608的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种制造非易失性存储器件的方法，更具体而言涉及一种制造包括具有不同图案密度的单元区和外围电路区的非易失性存储器件的方法。

背景技术

非易失性存储器件代表一种即使供电中断仍能保留所储存的数据的存储器件，例如，已经广泛使用了NAND型快闪存储器件等。

非易失性存储器件包括单元区和外围电路区。单元区包括多个存储器单元以储存数据。外围电路区包括用于非易失性存储器件的操作的驱动电路、电压发生电路等，并且在外围电路区中形成有用于这些电路的配置的各种单位元件，例如，晶体管、电阻器等。下面将描述制造非易失性存储器件的方法。

图1至图4是说明制造现有的非易失性存储器件的方法的截面图。

参见图1，在衬底100中限定出单元区C和外围电路区P。单元区C代表要形成多个存储器单元的区域，每个存储器单元包括顺序层叠在衬底100上的隧道绝缘层、浮栅、电荷阻挡层和控制栅。外围电路区P的第一外围电路区P1代表要形成外围电路晶体管的区域，外围电路晶体管的栅（下文称为外围电路栅）由与单元区C的浮栅和控制栅基本相同的材料层形成。即，外围电路栅可以包括彼此直接耦接的浮栅和控制栅，使得浮栅和控制栅彼此电连接。外围电路区P的第二外围电路区P2代表要形成电阻器的区域，电阻器由与单元区C的浮栅基本相同的材料层形成。

在衬底100上形成用于隧道绝缘层的第一绝缘层110和用于浮栅的第一导电层120。

参见图2，利用暴露出隔离区的掩模图案（未示出）来刻蚀第一导电层120、第一绝缘层110和衬底100，使得在单元区C以及第一外围电路区P1和第二外围电路区P2中形成隔离沟槽以及由隔离沟槽限定出的有源区A1至A3。在上述工艺中被刻蚀的第一导电层120和第一绝缘层110分别由附图标记120A和110A表示。

在隔离沟槽中填充绝缘层以形成隔离层130。具体地，形成具有足够厚度以填充隔离沟槽的绝缘层，并且可以执行化学机械抛光（CMP）工艺直到第一导电层120A暴露出来为止，由此形成隔离层130。

参见图3，形成覆盖外围电路区P的掩模图案140，去除被掩模图案140暴露出的单元区C的隔离层130的一部分。由附图标记130A来表示单元区C的被部分地去除的隔离层130。作为上述工艺的结果，在单元区C中，第一导电层120A的上部从隔离层130A突出。执行上述工艺的原因在于，通过增加控制栅与浮栅之间的接触面积来增加耦合比。

参见图4，在去除掩模图案140之后的工艺结果之上形成用于电荷阻挡层的第二绝缘层150，第二绝缘层150具有暴露出第一外围电路区P1的第一导电层120A的一部分的区域（下文称为开放区域）01。形成开放区域01的原因在于，防止在第一外围电路区P1中形成的外围电路栅的浮栅和控制栅因第二绝缘层150而相互断开连接，浮栅与控制栅为相互电连接。

在具有开放区域01的第二绝缘层150上形成用于控制栅的第二导电层160。