[发明专利]封装测试方法

说明书

技术领域

本发明是有关于一种测试方法，且特别是有关于一种半导体元件的封装测试方法。

背景技术

为了在半导体封装元件制造过程中，随时获得工艺优劣的信息，因此会于半导体封装元件上特别设计多个测试键(test key)，而这些测试键再经由测试端子接出并接受各种检测，以监控各阶段工艺的优劣。

半导体元件在覆盖封装胶体后且在未电镀前，其导线架上的各晶片其电性上是短路的，故若欲以尚未单体化(Singulation)的半导体封装单元来测试，必须先完成其各晶片间的电性隔离(electrical isolation)。

半导体封装单元的测试方式相较于单体化后的晶片的测试方式有成本上的优势，但目前必须使用专用的测试系统。现有的测试系统多适用于有引脚的封装结构，例如：小尺寸封装(Small Outline Package)及四方引脚扁平封装(Quad Flat Package，QFP)等，但针对无引脚封装结构，例如：无引脚小尺寸封装(Small Outline No-Lead，SON)及四方无引脚扁平封装(Quad Flat No-lead，QFN)等，在其晶片电性隔离的工艺上却有困难。此外，传统的封装测试中，其测试系统需针对不同封装结构尺寸而准备对应的拾取设备及承载治具，其需要额外的工艺或购置昂贵设备及治具，这对生产成本和时间皆是一种浪费。

发明内容

为解决现有技术中的上述问题，本发明提供了一种封装测试方法，其可节省生产成本以及工艺时间。

本发明提出一种封装测试方法，适于对一半导体封装单元进行测试。封装测试方法包括下列步骤。提供半导体封装单元，其包括封装胶体、导线架及多个切割道。切割道于半导体封装单元上定义出多个半导体封装元件。各半导体封装元件具有多个外部连接端子。切断位于切割道上的导线架，以使半导体封装元件彼此电性绝缘。将半导体封装单元载置于承载晶圆上。承载晶圆将半导体封装单元传送至一测试机台。测试机台具有一探针卡。使探针卡靠近载置于承载晶圆上的半导体封装单元，使探针卡所具备的多个探针端子分别与外部连接端子接触，以对各半导体封装元件进行测试。标记测试结果为异常的半导体封装元件。单体化半导体封装元件并移除被标记为异常的半导体封装元件。

基于上述，本发明利用先沿着切割道切断导线架，以使半导体封装单元的各半导体封装元件间彼此电性绝缘，但并未完全单体化各半导体封装元件，以此可将整个半导体封装单元载置于承载晶圆上，并利用测试晶圆的探针卡对半导体封装单元进行测试，以得知测试结果显示为异常的半导体封装元件的位址，并将之移除。因此，本实施例不仅简化了封装测试的流程，降低封装测试的成本，更可利用测试晶圆的测试机台来测试其他无引脚小尺寸封装及小尺寸封装等封装结构，因而提高了其测试机台的使用弹性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的一种封装测试方法的流程示意图。

图2是依照本发明的一实施例的一种半导体封装单元局部示意图。

图3是依照本发明的一实施例的一种半导体封装单元的剖面示意图。

图4是依照本发明的一实施例的一种半导体封装单元于电性绝缘后的剖面示意图。

图5是依照本发明的一实施例的一种半导体封装单元设置于承载晶圆上的俯视示意图。

图6是依照本发明的一实施例的一种半导体封装单元进行电性测试的剖面示意图。

图7是依照本发明的一实施例的一种半导体封装单元于单体化后的剖面示意图。

图8是依照本发明的另一实施例的一种半导体封装单元局部示意图。

图9是依照本发明的另一实施例的一种半导体封装单元的剖面示意图。

图10是依照本发明的另一实施例的一种半导体封装单元于电性绝缘后的剖面示意图。

图11是依照本发明的另一实施例的一种半导体封装单元进行电性测试的剖面示意图。

其中，附图标记说明如下：

100、100a：半导体封装单元

110：封装胶体

120：导线架

122、122a：外部连接端子

124：连接杆

130：切割道

140、140a：半导体封装元件

150：定位孔

200、200a：承载晶圆

210：定位柱

300：探针卡