[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明一般涉及半导体技术领域，更具体地涉及半导体器件及其形成方法。

背景技术

集成电路通常形成在多种有源器件和无源器件之外的半导体材料的衬底上。有源器件可以包括诸如互补金属氧化物半导体(CMOS)晶体管(NMOS晶体管或PMOS晶体管)的器件，并且可以由衬底内的半导体材料的一部分以及结合半导体材料形成的附加结构形成。然后，可以使用可以形成在有源器件上方的一系列导电层和绝缘层来互连这些有源器件。

无源器件可以包括诸如电阻器的器件。这些电阻器可以被形成为具有理想电阻，以帮助控制集成电路的理想路径和功能。用于电阻器的理想电阻可以通过在电阻器的材料内提供期望量的导电性来获得。例如，精确数量的掺杂剂可以引入可以由诸如多晶硅的材料制成的电阻器。

然而，这些年来随着集成电路及其有源和无源器件尺寸减小(并且甚至在未来几年随着它们尺寸继续最小化)，要求用于制造和操作电阻器的精度增加。另外，用于制造电阻器的材料和工艺赶不上对期望用于进一步最小化的高精度电阻器同时还保持期望批量生产集成电路的制造工艺的集成的便利性的需求。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一介电层，位于半导体衬底上方；开口，位于所述第一介电层内；第二介电层，内衬所述开口；势垒金属层，在所述开口内上覆所述第二介电层；栅极金属层，在所述开口内上覆所述势垒金属层；以及第三介电层，位于所述栅极金属层上方，其中，所述势垒金属层和所述栅极金属层形成第一电阻器。

在该半导体器件中，所述第三介电层是旋涂玻璃。

在该半导体器件中，所述势垒金属层进一步包括氮化钛层和氮化钽层。

在该半导体器件中，所述栅极金属层包括氮化钛。

该半导体器件进一步包括：位于所述半导体衬底上的PMOS器件，其中，所述PMOS器件包括栅电极，所述栅电极包括第一材料，所述势垒金属层包括所述第一材料。

该半导体器件进一步包括：位于所述半导体衬底上的NMOS器件，其中，所述NMOS器件不包括所述第一材料。

在该半导体器件中，所述PMOS器件、所述NMOS器件以及所述第三介电层都具有相互共面的顶面。

该半导体器件进一步包括：第二电阻器，位于所述半导体衬底上，所述第二电阻器包括不同于所述第一电阻器的材料；以及第三电阻器，位于所述半导体衬底上，所述第三电阻器具有不同于所述第一电阻器的形状。

根据本发明的另一方面，提供了一种半导体器件，包括：位于衬底上的第一电阻器，所述第一电阻器包括：U形第一金属层，包括第一金属；U型第二金属层，与所述第一金属层相邻，所述第二金属层包括第二金属；介电材料，位于所述U形第二金属层内；以及U形介电层，被定位为与所述第一金属层相邻。

该半导体器件进一步包括：位于所述衬底上的第二电阻器，所述第二电阻器包括U形介电材料和填充所述U形介电材料的第三金属层，所述第三金属层包括第三金属。

该半导体器件进一步包括：位于所述衬底上的第三电阻器，所述第三电阻器包括多晶硅。

该半导体器件进一步包括：位于所述衬底上的第一有源器件，所述第一有源器件包括第一栅电极，所述第一栅电极包括所述第一金属和所述第二金属。

该半导体器件进一步包括：位于所述衬底上的第二有源器件，所述第二有源器件包括第二栅电极，所述第二栅电极不包括所述第一金属和所述第二金属。

在该半导体器件中，所述第一金属层包括氮化钛层和氮化钽层，并且所述第二金属层包括氮化钛层。

根据本发明的又一方面，提供了一种半导体器件，包括：位于半导体衬底上的第一电阻器，所述第一电阻器包括第一顶层；以及位于所述半导体衬底上的第二电阻器，所述第二电阻器包括第二顶层，其中，所述第二顶层包括不同于所述第一顶层的材料。

在该半导体器件中，所述第一电阻器是多晶硅电阻器。

该半导体器件进一步包括：位于所述半导体衬底上的第三电阻器，所述第三电阻器具有第三顶层，所述第三顶层包括不同于所述第一顶层和所述第二顶层的材料。

在该半导体器件中，所述第一电阻器是多晶硅电阻器，并且所述第三电阻器是金属电阻器。

在该半导体器件中，所述第二顶层具有“U”形。

该半导体器件进一步包括：位于所述第二顶层的所述“U”形内的旋涂玻璃。

附图说明