[发明专利]一种浅沟槽隔离的制作方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种浅沟槽隔离的制作方法。

背景技术

在先进的互补金属氧化物半导体（CMOS）产业中，器件的特征尺寸在不断缩小，构成电路的元件更加密集，那么电路间的有效绝缘隔离就变得更加重要。也就是现有技术中的浅沟槽隔离（Shallow Trench Isolation，STI）就必须要具有较佳的绝缘性能。

为了应对复杂区域的STI，现在已经研发出多种填充方法，比如采用化学气相沉积（CVD）和等离子增强化学气相沉积（PECVD）等，另外还可以采用溅射工艺等，之后采用化学机械研磨（CMP）工艺使表面平坦化。

目前，对于45nm及以下节点的CMOS制造工艺，可以使用次常压化学气相沉积工艺（SACVD），利用正硅酸乙酯（TEOS）和臭氧（O₃），在高深宽比（highaspect ratio process，HARP）方法下进行填充形成STI。

请参考图1，首先在衬底1上形成凹槽，其中，所述衬底1的上表面形成有垫氧化层（pad oxide）2，所述垫氧化层2上形成有氮化硅层3，接着在凹槽的侧壁和底壁上形成衬氧化层4，之后进行凹槽隙间填充（gap fill）工艺，在所述凹槽内淀积介质层5（通常为硅氧薄膜），但是由于所述凹槽具有较高的深宽比（AR），如当AR>10，以及硅氧薄膜的本身性质，比如高温下容易收缩，以及其生长方向为自凹槽侧壁向中间生长，很容易就会在淀积的介质层5中形成接缝（seam）6，乃至形成孔隙（void）7。然而，硅氧薄膜密实度差，且具有较高的湿刻蚀率，则在进行CMP工艺和清洗工艺之后，会受到较大的损害，也会形成孔洞，并在孔洞内形成杂质，导致连通沟槽的形成，这会对后续的制造过程产生影响，使得器件短路，降低良率。

发明内容

本发明的目的在于提供一种浅沟槽隔离的制作方法，以解决现有技术中形成的浅沟槽隔离质量差的问题。

为解决上述技术问题，本发明提供一种浅沟槽隔离的制作方法，包括：

提供衬底；

在所述衬底中形成凹槽；

在所述凹槽内淀积介质层，刻蚀部分所述介质层并对刻蚀后的介质层进行等离子体处理；

再次淀积介质层并进行刻蚀和等离子体处理，如此循环直至所述介质层中不存在接缝。

可选的，对于所述的浅沟槽隔离的制作方法，所述等离子体处理为等离子态的一氧化二氮处理和等离子态的氩气处理。

可选的，对于所述的浅沟槽隔离的制作方法，所述等离子态的一氧化二氮处理为：

在压强0.65~7torr，功率50~2000w，氮气和/或氦气的氛围下，通入流量为50~2000sccm的一氧化二氮。

可选的，对于所述的浅沟槽隔离的制作方法，所述等离子态的一氧化二氮处理持续时间为10~20s。

可选的，对于所述的浅沟槽隔离的制作方法，所述等离子态的氩气处理为：

在在压强0.65~7torr，功率50~2000w下，通入流量为50~2000sccm的氩气。

可选的，对于所述的浅沟槽隔离的制作方法，所述等离子态的氩气处理持续时间为10~20s。

可选的，对于所述的浅沟槽隔离的制作方法，所述等离子体处理过程中还通入氮气、氨气、肼、氢气和氧气中的一种或多种。

可选的，对于所述的浅沟槽隔离的制作方法，所述淀积介质层的方法为采用次常压化学气相沉积工艺。

可选的，对于所述的浅沟槽隔离的制作方法，所述淀积介质层的方法为采用TEOS和O₃反应形成。

可选的，对于所述的浅沟槽隔离的制作方法，所述循环次数为5~10次。

可选的，对于所述的浅沟槽隔离的制作方法，最后一次循环中进行淀积介质层和等离子体处理。

可选的，对于所述的浅沟槽隔离的制作方法，所述刻蚀工艺为采用等离子态的氟进行刻蚀。

可选的，对于所述的浅沟槽隔离的制作方法，所述衬底上形成有硬掩膜层，通过光刻和刻蚀工艺图案化所述硬掩膜层，并以图案化的硬掩膜层为掩膜，刻蚀所述衬底形成凹槽。

可选的，对于所述的浅沟槽隔离的制作方法，所述硬掩膜层包括依次形成于所述衬底上的垫氧化层和氮化硅层。

可选的，对于所述的浅沟槽隔离的制作方法，在所述凹槽内淀积介质层之前，在所述凹槽的侧壁和底壁上形成衬氧化层。