[发明专利]提高窄通道设备的性能并减少其变化

说明书

技术领域

本发明总体上涉及半导体设备的制造，尤其涉及具有嵌入式源极/漏极的晶体管的形成。

背景技术

在半导体设备制造领域，诸如例如晶体管的有源半导体设备通常是通过一般称为前道工序（FEOL）技术的过程制造或加工的。例如，晶体管可以是场效应晶体管（FET），更具体地，可以是互补型金属氧化物半导体（CMOS）FET。FET还可以是p型掺杂剂掺杂的PFET或者n型掺杂剂掺杂的NFET。近来，高k金属栅极（HKMG）半导体晶体管已经推出，因为它们比传统的聚-基(poly-based)CMOS-FET具有更优越的性能。此外，已经开发出了替换金属栅极（RMG）过程来进一步增强HKMG晶体管的性能。

晶体管的性能可以通过在晶体管的通道区域中引入应力来大大提高，这是通常已知的。这主要是因为应力增加了载流子的迁移率，由此提高了晶体管的响应速度，其中，依赖于晶体管的类型，载流子或者是空穴或者是电子。存在许多不同的方法来向晶体管的通道施加应力。例如，压缩或拉升应力里衬(liner)可以应用到晶体管的顶部，该里衬可以把应力通过栅极和周围区域传送到通道。可替换地，适当类型的应力源可以在晶体管的源极区域与漏极区域中形成或嵌入，该应力源朝着源极区域与漏极区域之间的通道施加应力。

在形成具有嵌入式应力源的源极和漏极时，通常，首先在源极区域和漏极区域中制造凹口，然后是通过用于pFET的硅-锗（SiGe）和用于nFET晶体管的硅-碳（SiC）的外延生长。随着半导体设备体积的持续缩减，用于源极区域/漏极区域的体积变得非常小和/或窄，而且常常被浅沟槽隔离（STI）区域紧紧包围。

发明内容

本发明的实施方式提供了形成晶体管，尤其是形成小体积的窄宽度、窄通道的晶体管的方法，这导致源极和漏极紧靠周围的浅沟槽隔离（STI）区域形成。此外，晶体管的源极和漏极是外延形成的并且被嵌入在衬底中。

在一种实施方式中，该方法包括在衬底中创建晶体管区域；由形成在所述衬底中的一个或多个浅沟槽隔离（STI）区域将所述晶体管区域与所述衬底的剩余部分分隔开，以包括通道区域、源极区域和漏极区域；所述STI区域具有比所述衬底的所述晶体管区域高的高度；并且所述通道区域具有位于其顶部的栅极堆叠(gate stack)；在所述晶体管区域之上在所述STI区域的侧壁处形成间隔物；在所述源极区域和所述漏极区域中创建凹口，所述间隔物保存了所述衬底的材料的沿所述STI区域的侧壁在所述间隔物下面的至少一部分；及在所述凹口中外延生长所述晶体管的源极和漏极。

在一种实施方式中，衬底是在氧化物层的顶部有硅层的绝缘体上硅（SOI）衬底，其中创建所述晶体管区域还包括：在所述SOI衬底的所述硅层的顶部淀积一个或多个层；创建一个或多个开口，所述开口进入到所述一个或多个层中并且进入到所述SOI衬底的在所述一个或多个层下面的所述硅层中；及用氧化物填充所述一个或多个开口以创建所述一个或多个STI区域。

此外，在一方面，填充所述一个或多个开口还包括：把氧化物淀积到所述一个或多个开口中，直到所述开口中的所述氧化物具有高于所述一个或多个层的高度，其中所述淀积还使得氧化物淀积到所述一个或多个层的顶部；及在除去在所述一个或多个层的顶部的所述氧化物时应用化学机械抛光（CMP）处理，其中所述CMP处理在所述一个或多个层处停止，由此创建与所述一个或多个层共面的所述STI区域的顶表面。

在一种实施方式中，创建所述晶体管区域还包括：除去所述一个或多个层的位于所述晶体管区域的所述源极区域和漏极区域的顶部的部分，其中所述源极区域和漏极区域与所述STI区域相邻。

在另一种实施方式中，创建所述晶体管区域还包括：在所述一个或多个层的顶部淀积栅极材料层；在所述栅极材料层的顶部淀积硬掩膜层；把所述硬掩膜层构图(pattern)成栅极图案；及通过把所述栅极图案转印到所述栅极材料层中和在所述栅极材料层下面的所述一个或多个层中来形成栅极堆叠，其中所述栅极堆叠形成在所述通道区域的顶部。

在一方面，所述硬掩膜层是集成的硬掩膜层(hard mask layer)，所述集成的硬掩膜层包括第一氧化物层、在所述第一氧化物层的顶部的氮化物层和在所述氮化物层的顶部的第二氧化物层。