[发明专利]具有读辅助器件的存储器及其操作方法

说明书

相关申请的交叉参考

本申请涉及于2010年10月27日提交的序列号为12/913,087的美国专利申请，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及存储器。

背景技术

除了处理器之外，存储器也是计算系统和电子设备的主要部件。存储器的诸如容量、访问速度、功耗等性能影响系统或者电子设备的整体性能。不断寻求发展以提高存储器的性能。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储器，包括：第一位线；存储单元，耦合至所述第一位线；以及读辅助器件，耦合至所述第一位线，所述读辅助器件被配置成响应于从所述存储单元读出的第一数据朝着预定电压拉动所述第一位线上的第一电压，所述读辅助器件包括：第一电路，配置成在第一阶段期间在所述第一位线与所述预定电压的节点之间建立第一电流路径，以及第二电路，配置成在后续的第二阶段期间在所述第一位线与所述预定电压的节点之间建立第二电流路径。

在该存储器中，所述第一电流路径与所述第二电流路径并联。

在该存储器中，所述第一电路被配置成在所述第二阶段期间维持所述第一电流路径。

该存储器还包括：控制电路，耦合至所述第一电路和所述第二电路，所述控制电路被配置成在所述第一阶段期间向所述第一电路提供第一阶段使能信号并且在所述第二阶段期间向所述第二电路提供第二阶段使能信号，其中，所述第二阶段使能信号为所述第一阶段使能信号的延迟信号。

该存储器还包括：第二位线，耦合至所述存储单元和所述读辅助器件，其中：所述读辅助器件被配置成响应于从所述存储单元读出的第二数据朝着所述预定电压拉动所述第二位线上的第二电压，所述读辅助器件还包括：第三电路，配置成在所述第一阶段期间在所述第二位线与所述预定电压的节点之间建立第三电流路径，以及第四电路，配置成在所述第二阶段期间在所述第二位线与所述预定电压的节点之间建立第四电流路径。

该存储器还包括：第一电流源，将所述第一电路和所述第三电路共同耦合至所述预定电压的节点，所述第一电流源被配置成在所述第一阶段期间被启用。

在该存储器中，所述第一电流源还将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，并且所述第一电流源还被配置成在所述第二阶段期间被启用。

该存储器还包括：第二电流源，将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，所述第二电流源被配置成在所述第二阶段期间被启用。

在该存储器中，所述第一电流源被配置成在所述第一阶段和所述第二阶段期间均被启用。

根据本发明的另一方面，提供了一种存储器，包括：一对位线，包括第一位线和第二位线；存储器单元，耦合至所述第一位线和所述第二位线；以及第一晶体管至第六晶体管；其中：所述第一晶体管和所述第五晶体管串联耦合在所述第一位线与节点之间；所述第一晶体管和所述第二晶体管并联耦合；所述第三晶体管和所述第六晶体管串联耦合在所述第二位线与所述节点之间；所述第三晶体管和所述第四晶体管并联耦合；并且所述第五晶体管和所述第六晶体管交叉耦合，其中，所述第五晶体管的栅极耦合至所述第二位线并且所述第六晶体管的栅极耦合至所述第一位线。

该存储器还包括：第七晶体管，将所述第五晶体管和所述第六晶体管共同耦合至所述节点。

该存储器还包括：第八晶体管，与所述第七晶体管并联耦合。

在该存储器中，所述第一晶体管至所述第八晶体管都是n沟道金属氧化物半导体(NMOS)晶体管，并且所述第五晶体管和所述第六晶体管的源极共同连接至所述第七晶体管和所述第八晶体管的漏极。

该存储器还包括：控制电路，耦合至所述第一晶体管至所述第四晶体管、所述第七晶体管和所述第八晶体管的栅极，所述控制电路被配置成在所述第二晶体管和所述第四晶体管之前启用所述第一晶体管和所述第三晶体管。

在该存储器中，所述控制电路被配置成与所述第二晶体管和所述第四晶体管同时启用所述第八晶体管。

在该存储器中，所述控制电路被配置成在所述第一晶体管之前启用所述第七晶体管并且在所述第三晶体管之前启用所述第一晶体管。