[发明专利]MOS晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种占芯片面积较小的MOS晶体管及其形成方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，根据按比例缩小法则，在缩小MOS晶体管的整体尺寸时，也同时缩小了源极、漏极、栅极、导电插塞等结构的尺寸。请参考图1，为现有技术的MOS晶体管的结构示意图，具体包括：半导体衬底10，位于所述半导体衬底10内的有源区11，位于所述半导体衬底10内的包围所述有源区11的浅沟槽隔离结构12，位于所述有源区11表面的栅极结构20，位于所述栅极结构20两侧的有源区11内的源区13和漏区14，位于所述源区13表面的第一金属硅化物30，位于所述漏区14表面的第二金属硅化物40，位于所述第一金属硅化物30表面的第一导电插塞35，位于所述第二金属硅化物40表面的第二导电插塞45。由于所述第一导电插塞35位于源区13上，所述第二导电插塞45位于漏区14上，所述源区13、漏区14的宽度S1至少要大于所述第一导电插塞35、第二导电插塞45的直径。但由于半导体制造工艺的限制，目前工艺形成导电插塞的尺寸较大，使得现有的源区、漏区的宽度也较大，不利于降低MOS晶体管的整体尺寸。

更多关于MOS晶体管及其形成方法，请参考公开号为US2009/0079013A1的美国专利文献。

发明内容

本发明解决的问题是提供一种MOS晶体管及其形成方法，在浅沟槽隔离结构上的伪栅结构和栅极/源极之间形成互连层，形成占芯片面积较小的MOS晶体管。

为解决上述问题，本发明技术方案提供了一种MOS晶体管的形成方法，包括：提供半导体衬底，在所述半导体衬底内形成有源区和包围所述有源区的浅沟槽隔离结构；在所述有源区表面形成栅极结构，在所述浅沟槽隔离结构表面形成伪栅结构；在所述栅极结构两侧的有源区内形成源区和漏区；在所述源区表面、漏区表面、伪栅结构的至少部分顶部表面形成互连层，其中，所述源区表面的互连层和与源区相邻的伪栅结构顶部表面的互连层相连接，形成第一互连层；所述漏区表面的互连层和与漏区相邻的伪栅结构顶部表面的互连层相连接，形成第二互连层。

可选的，所述互连层为金属层、掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层。

可选的，还包括：在所述栅极结构侧壁形成第一侧墙，在所述伪栅结构侧壁形成第二侧墙。

可选的，在形成互连层前，去除所述伪栅结构两侧的第二侧墙。

可选的，在形成互连层前，去除所述伪栅结构靠近源区或漏区一侧的第二侧墙。

可选的，当所述互连层为掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层时，利用外延工艺在所述源区表面、漏区表面、伪栅结构靠近源区或漏区一侧的侧壁表面和至少部分顶部表面形成互连层。

可选的，所述互连层为掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层时，利用外延工艺在所述源区表面、漏区表面、伪栅结构的侧壁表面和顶部表面形成互连层。

可选的，所述伪栅结构完全位于浅沟槽隔离结构表面。

可选的，当所述伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘具有一定的间距时，所述外延工艺形成的互连层的厚度大于伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘两者之间的间距。

可选的，所述位于浅沟槽隔离结构表面的伪栅结构作为互连结构与其他MOS晶体管相连接。

可选的，在所述伪栅结构上形成导电插塞，使得源区和漏区通过互连层、导电插塞与外电路相连接。

可选的，所述伪栅结构部分位于浅沟槽隔离结构表面、部分位于对应的有源区表面。

可选的，所述栅极结构和伪栅结构在同一形成工艺中同步形成。

可选的，所述第一侧墙和第二侧墙在同一形成工艺中同步形成。

本发明技术方案还提供了一种MOS晶体管，包括：半导体衬底，位于所述半导体衬底内的有源区，位于所述半导体衬底内的包围所述有源区的浅沟槽隔离结构；位于所述有源区表面的栅极结构，位于所述浅沟槽隔离结构表面的伪栅结构；位于所述栅极结构两侧的有源区内的源区和漏区；位于所述源区表面和与源区相邻的伪栅结构顶部表面的第一互连层，位于所述漏区表面和与漏区相邻的伪栅结构顶部表面的第二互连层。

可选的，所述互连层为金属层、掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层。