[发明专利]读取存储单元的方法和使用该方法的非易失性存储器件

说明书

相关申请的交叉引用

本申请要求2011年9月29日提交的韩国专利申请第10-2011-0098809号的优先权，其全部内容通过引用合并于此。

技术领域

示例性实施例涉及包括存储单元(memory cell)的非易失性存储器件，每个存储单元都具有可变的阈值电压。

背景技术

半导体存储器被认为可能是数字逻辑系统设计的最重要的微电子组件，数字逻辑系统设计，比如，范围从卫星到消费电子的基于计算机和微处理器的应用。因此，半导体存储器制造上的进步，包括通过缩放（scaling）以得到更高的密度和更快的速度的工艺增强以及技术发展，有助于建立其它数字逻辑体系的性能标准。

半导体存储器件包括例如易失性随机存取存储器（RAM）和非易失性存储器件。在易失性RAM的情况中，一般通过比如在静态随机存取存储器（SRAM）设置双稳触发器的逻辑状态或者比如在动态随机存取存储器（DRAM）中对电容充电，来存储逻辑信息。在这两种情况中的任何一个情况中，只要供电，数据就可以被存储并且可以被读出，并且当电力被切断时数据丢失；因此，它们落入易失性存储器的类别。

非易失性存储器，比如，掩膜只读存储器（MROM）、可编程只读存储器（PROM），可擦除可编程只读存储器（EPROM）和电可擦除可编程只读存储器（EEPROM）即使在电力被切断时也能够保持存储的数据。取决于所使用的制造技术，非易失性存储器的数据存储方式可以是永久的或者可重新编程的。非易失性存储器用于在计算机、航空电子、电信和消费电子工业中的各种广泛应用中的程序和微代码存储。单芯片易失性和非易失性存储器存储方式的组合也可以用在诸如非易失性SRAM（nvSRAM）的器件中，这样的器件在需要快速、可编程的非易失性存储器的系统中使用。此外，已经演变出许多特殊的存储器架构，它们包含某些附加的逻辑电路以针对特定应用任务来使它们的性能最优化。

然而，在非易失性存储器中，MROM、PROM和EPROM并不是由系统本身自由地擦除和写入的，因此一般用户不容易更新所存储的内容。另一方面，EEPROM能够被电擦除和写入。EEPROM的应用已经扩展到需要不断更新的附属存储器或系统编程（例如，快闪EEPROM）。

发明内容

本发明构思的实施例的一个方面针对非易失性存储器件的软判决（soft-decision）读取方法。该软判决读取方法包含：接收软判决读取命令；向被选字线施加读取电压；对分别连接到该被选字线的被选存储单元的位线进行预充电；以及连续地感测该被选存储单元的状态，其中位线的预充电电压和供应到被选字线的读取电压在感测被选存储单元的状态期间不改变。

根据本发明构思的实施例的另一方面针对一种非易失性存储器件，其包含：存储单元阵列，具有布置在字线和位线的交叉处的存储单元；行选择器电路，配置为驱动字线中的被选字线；读/写电路，具有分别连接到位线的页缓存；以及控制逻辑，配置为控制读/写电路和行选择器电路，其中控制逻辑控制软判决读取操作，在软判决读取操作中，对分别连接到被供应了读取电压的被选字线的被选存储单元的位线进行预充电，并且在位线的预充电电压和供应到被选字线的读取电压不改变的同时至少两次锁存分别与位线相对应的感测节点的电压作为第一数据和第二数据；以及其中控制逻辑可变地控制读取操作的连续感测操作的各个展开时间。

附图说明

上述及其他对象和特征将从随后参考附图的描述中变得明显，其中，除非另外指定，在各个图中相同的参考标号始终指代相同的部分。

图1是用于描述根据本发明构思的实施例的非易失性存储器件的读取方法的示图。

图2是示意性地图示根据本发明构思的实施例的非易失性存储器件的框图。

图3是示意性地图示具有全位线(all bit line)存储器架构或奇偶(odd-even)存储器架构的存储单元阵列的示图。

图4是示意性地图示根据本发明构思的实施例的页缓存的框图。

图5是示出每个单元存储2比特数据的非易失性存储器件的阈值电压分布的示图。

图6是用于描述根据本发明构思的实施例的非易失性存储器件的编程方法的示图。

图7是用于描述根据本发明构思的实施例的非易失性存储器件的验证操作的时序图。

图8是示意性地图示根据本发明构思的另一个实施例的非易失性存储器件的框图。

图9是示意性地图示根据本发明构思的实施例的图8中示出的升压器(booster)的框图。