[发明专利]用于锁相环的电子设备及方法

说明书

相关申请的交叉参考 

本申请要求于2011年9月29日提交的欧洲临时专利申请号11183369.5的优先权，所述申请通过引用以其全文结合在此。 

技术领域

本申请涉及用于锁相环的电子设备以及方法，并且更具体地涉及用于控制锁相环的受控振荡器的振荡频率的电子设备以及方法。 

背景技术

锁相环通常配备有受控振荡器，例如压控振荡器（VCO）。VCO偶联在反馈环中，从而产生来自低频参考时钟的高频时钟。这种参考时钟的频率较低，因为其更容易在低频下生成不同的稳定且精确的时钟信号。在图1中示出了根据现有技术的锁相环的实例。存在VCO、相频检测器PFD、电荷泵、分频器以及补偿电容器C1SVS、包括电阻器R以及电容器C2的集成模拟单元。相频检测器PFD将参考时钟REFCKL的相位与反馈时钟信号SYSCLK的相位进行比较，这两者具有相同的时钟频率。反馈时钟信号SYSCLK是由PLL输出的时钟信号PLLOUT并且由分频器DIV分频。如果反馈时钟信号SYSCLK的频率或相位不同于参考时钟信号REFCKL的相位或频率，则电荷泵CP将一信号施加到VCO上从而增加或降低VCO的输出信号PLLOUT的相位或频率。由电荷泵发出的信号ICH是参考时钟REFCKL与反馈时钟信号SYSCLK之间的差值的函数。 

VCO可以实施为环形振荡器。环形振荡器拓扑结构提供了一系列的级联延迟级，通常是反相器。来自最后一个延迟级的输出信号被馈送回第一延迟级的输入。经过这些级联级的总延迟，包括系统内的信号的任何净反相，被设计为满足持续振荡标准。通常，每个延迟级具有由单独的输入控制的可变延迟。VCO的振荡频率则是由输入信号控制的从而改 变级延迟。可以在大范围上调谐环形振荡器的振荡频率，如VCO的标称中心频率的20%至50%。 

现有技术中的PLL采用32KHz范围内的实时时钟输入信号并且生成具有数十到数百MHz范围的频率的输出信号PLLOUT。为了符合这种极低的输入频率，PLL必须具有非常小的带宽，例如在3KHz或更小范围内。这种小带宽要求外部部件并且还会消耗大量电能，尤其是在数字PLL的情形中。然而，手持式或移动设备要求降低功耗和外部部件数量。 

发明内容

本发明的主要目标是提供一种要求更少的外部部件并且比根据现有技术的PLL消耗更少电能的PLL。 

在本发明的一个方面中，存在一种包括锁相环的电子设备。所述锁相环包括相频检测器（PFD）、第一电荷泵、受控振荡器、分频器、以及第二电荷泵。进一步存在控制级。相频检测器的输出偶联到所述第一电荷泵。所述第一电荷泵的输出偶联到所述受控振荡器的第一控制输入。相频检测器的输出还偶联到所述第二电荷泵的输入。所述第二电荷泵的输出偶联到所述控制级的输入。所述控制级的输出偶联到所述受控振荡器的第二控制输入。所述受控振荡器的输出偶联到分频器的输入。分频器的输出偶联到相频检测器的输入。 

控制级包括N个存储元件。每个存储元件可以具有偶联到控制级的输出的输出。这N个存储元件优选地偶联成串，从而使得所述串中的每个存储元件偶联到多个在先存储元件和多个在后存储元件。术语“在先”是指串中的位置并且是指更接近串中的第一存储元件然后是当前的存储元件。术语“在后”是指串中的位置并且是指更接近串中的最后一个存储元件然后是当前的存储元件。在串配置中，第一个存储元件和最后一个存储元件可以不具有两个相邻元件。第一个存储元件可以不具有在先存储元件并且串中的最后一个存储元件将不具有在后存储元件。在先存储元件和在后存储元件可以不是个存储元件的直接相邻元件，而是它们可以具有进一步远离所述存储元件的位置。 

根据本发明的一个方面，至少两个存储元件共享一存储电容器。这意味着至少两个存储元件可以可替代地偶联到存储电容从而给所述存储 电容充电并放电。每个存储元件本身则可以不包括存储电容。 

在本发明的一方面中，共享一共享存储电容器的两个存储元件不应当是所述存储元件串中的直接相邻元件。存储信号则可以是所述电容一侧（板）的电压水平。在多个存储元件之间共享存储电容器（存储电容）可以大量地减少所要求的存储电容器的数目并且由此减少用于实施存储电容所需的面积，尤其是在集成半导体电路中。