[发明专利]一种半导体装置及其制造方法

说明书

本申请是发明名称为“一种半导体装置及其制造方法”，申请日为2009年3月6日，申请号为200910126070.0，的专利申请案的分案申请。

技术领域

本发明涉及一种半导体装置及其制造方法，特别是涉及一种制造半导体装置之接触窗势垒层的方法。

背景技术

在半导体产业中，过去的趋势在于晶圆封装密度的提升，而高度整合的半导体集成电路是藉由缩小装置的尺寸来达成。与集成电路工艺的其他方面相同，制造接触窗的技术也需要不断改进以跟上工艺的发展。

半导体集成电路中的接触窗提供了金属导体与电路元件之间的电性连接。在一般集成电路工艺中，介电层是形成于半导体基材上。将介电层蚀刻至半导体基材则可形成接触窗开口。之后，接触窗开口是以导电材料(如钛)填充，以提供金属导体与电路元件之间的电性连接。为了防止金属导体与基材间或金属导体间产生化学反应，通常会在导电层上沉积一势垒层(如氮化钛层)来作为阻隔。

用来沉积金属薄膜的公知方法为化学气相沉积法(CVD)。形成接触窗的一个常用方法是先利用化学气相沉积法来沉积钛(Ti)，再利用化学气相沉积法来沉积氮化钛(TiN)。由于CVD钛沉积工艺是在高温下进行(如约500℃至650℃)，故钛沉积后会立刻形成硅化钛(TiSi₂)。图1A与图1B可说明制造接触窗的方法,如图1A所示,先提供具有介电层104与开口106的半导体基材102。之后，如图1B所示，利用等离子体辅助化学气相沉积法(PECVD)来沉积钛层110。接着,在沉积如铝或钨组成的某种金属导体116之前,先利用化学气相沉积法来沉积氮化钛势垒层114。通过钛与硅的反应,可形成硅化钛区域112。

由此可见，上述现有的半导体装置及其制造方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成,而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的用来制造半导体装置的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于,克服现有的半导体装置及其制造方法存在的缺陷，而提供一种新的半导体装置及其制造方法，所要解决的技术问题是使其藉由在接触窗中采用钛离子化金属等离子体及将TiCl₄气体源导入CVD腔室中沉积钛层，从而降低导电层的钛与基板的硅生成的硅化钛的阻值，并得到较佳的制造工艺裕度，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置的制造方法,该方法制造包括：提供一基材；在该基材上形成一介电层；在该介电层内提供一开口；在该介电层与该开口上形成一第一导电层；在该第一导电层上形成一第二导电层；以及在该第二导电层上形成一势垒层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的制造方法，其中所述的第一导电层具有一介于5至30埃的厚度。

前述的制造方法，其中所述的第一导电层以及该第二导电层中的至少一者包括钛。

前述的制造方法，其中于该介电层内提供该开口的步骤包括移除部分该介电层。

前述的制造方法，其中所述的势垒层包括氮化钛、氮化钽、氮化钨以及钨化钛或其组合的至少其中之一。

前述的制造方法，其更包括在一含有氮气的腔室中回火该势垒层。

前述的制造方法，其更包括在该第一导电层与该第二导电层间形成一选择性势垒层。

前述的制造方法，其中所述的选择性势垒层包括氮化钛，且该选择性势垒层的厚度为5至100埃。

前述的制造方法，其更包括于该势垒层上形成一金属层以填充该开口。

前述的制造方法，其特征在于中所述的势垒层的厚度为5至500埃。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置,其包括：一基材；一介电层,位于该基材上,该介电层内具有一开口；一导电层，位于该基材上及该开口内；一第一势垒层，位于该导电层上；以及一第二势垒层，位于该第一势垒层上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体装置，其中所述的导电层包括以物理气相沉积法、离子化金属等离子体物理气相沉积法或以自行离子化物理气相沉积法形成的一钛层，且该导电层具有一介于10至400埃的厚度。