[发明专利]基于sigma-delta锁相环的时钟分频装置和方法

说明书

技术领域

本发明涉及锁相环产生时钟技术，特别涉及一种基于sigma-delta锁相环的时钟分频装置和时钟分频的方法。

背景技术

在目前的电子产品或通讯系统中，由于设计的需要，对一些同步设计或者信号调制，需要采用时钟分频的办法得到时钟，在某些应用中甚至需要这个时钟的频率能够在一定范围内变化。在锁相环中采用sigma-delta(∑-Δ)技术能够实现精确的时钟分频，并且由于这样的锁相环输出频率解析度很高，因而得到了广泛的利用。

图1为现有的sigma-delta时钟分频锁相环，现结合图1，对现有的sigma-delta时钟分频锁相环实现结构进行说明，具体如下：

现有的sigma-delta时钟分频锁相环包括：分频控制器、sigma-delta调制器及锁相环电路。其中，锁相环电路由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器及分频器构成。

分频控制器输出分频控制信号F_NUM和F_DEN至sigma-delta调制器，sigma-delta调制器产生一个小数分频因子m，其中m＝F_NUM/F_DEN，分频因子输出至锁相环中的分频器，该分频器自身能实现整数N分频，根据分频因子及所需时钟频率f₀，分频器输出时钟频率fDF，如式(1)所示：

f_DF＝f₀/(N+m)        (1)

而该时钟频率f_DF与锁相环输入参考时钟频率f_REF相等，即f_REF＝f_DF,结合(1)式，得到式(2)：

f_REF＝f₀/(N+m)，即f₀＝f_REF×(N+m)        (2)

因此，锁相环输出中心频f₀＝f_REF×(N+m)，从而实现了小数分频。当改变分频因子N和m的值时，锁相环输出中心频率f₀也随之改变，能够进一步满足时钟频率的变化。

然而，在某些时钟频繁变化的应用中，如时钟分频、FSK调制等，采用传统的sigma-delta锁相环时钟分频方式，在某些频点产生变化的频率时钟时，存在着以下问题：锁相环输出的时钟出现很大的抖动，并且频率锁定过慢，影响系统的正常工作。

以电子产品中时钟展频为例，其频率在f_o和f_o(1-δ)之间以三角波的形式缓慢变化。f_o和f_o(1-δ)所对应的分频器分频比为N1.m1和N2.m2，其中N1、N2为分频比中整数部分，m1、m2为分频比中小数部分。大部分情况下分频比中整数部分是相等的，即N1＝N2。但有些应用中N1不等于N2(N2＝N1+1或N2＝N1-1)，这样就会出现分频器的整数和小数部分同时切换数值的情况。对于锁相环来说，整数切换数值在一个时钟周期内就能完成。但受sigma-delta调制器的固有特性的影响，小数切换数值需要几个时钟周期才能完成，即小数切换数值存在延迟。以99.99到100.00的变化为例，整个过程将出现类似99.99-＞100.99-＞100.00的变化，锁相环输出的时钟出现很大的抖动，并且频率锁定过慢，进而影响系统的正常工作。

发明内容

有鉴于此，本发明的目的在于提供一种基于sigma-delta锁相环的时钟分频装置和方法，以解决现有技术中产生变化时钟信号时存在频率抖动过高及频率锁定过慢的问题。

为达到上述目的，本发明的技术方案具体是这样实现的：

一种基于sigma-delta锁相环的时钟分频装置，包括锁相环电路，还包括与所述锁相环电路连接的分频因子产生器，以及与所述分频因子产生器相连的分频控制器；

所述的分频因子产生器包括并联的第一sigma-delta调制器和第二sigma-delta调制器，以及第一加法器和第二加法器；

所述分频控制器根据参考时钟与所需时钟信号的频率，产生分频控制信号，分别控制所述分频因子产生器中的第一sigma-delta调制器和第二sigma-delta调制器并联产生相应的小数分频因子，经第一加法器相加；然后将相加后的小数分频因子与所述分频控制器产生的整数分频因子经第二加法器相加后，输出作为所述锁相环电路中的多模分频器的分频比。