[发明专利]集成电路及其设计方法

说明书

技术领域

本公开总体上涉及半导体器件领域，更具体地，涉及集成电路及其设计方法。

背景技术

确定对于新定义的集成电路(例如，将多种功能集成到一个芯片中)的需求的系统级设计者通常使用基于专用集成电路(ASIC)或芯片上系统(SOC)单元的设计。在该方法中，提供已知功能的库，并且在通过选择和连接这些标准功能指定器件的功能设计以及使用电子设计自动化(EDA)工具验证最终电路的适当操作之后，库元素被映射到预定的布局单元上，其包含诸如晶体管的预示元件。利用所关注的特定半导体工艺部件和参数选择单元，并创建设计的工艺参数化物理表示。设计流程通过使用标准单元执行形成最终设计所需局部和全局连接的放置和布线而从该点继续。最终，在设计规则检查、设计规则验证、定时分析、临界路径分析、静态和动态电源分析以及对设计的最终修改之后，形成“下线(tape out)”步骤以产生光掩模生成数据。然后，该光掩模生成(PG)数据被用于创建用于在晶片制造设备中的光刻工艺中制造半导体器件的光掩模。

发明内容

为解决上述问题，本发明提供了一种设计集成电路的方法，方法包括：在第一标准单元中布置有源区域；对至少一个栅电极进行布线，至少一个栅电极与第一标准单元中的有源区域重叠；对至少一个金属线结构进行布线，至少一个金属线结构与第一标准单元中的有源区域重叠，至少一个金属线结构基本平行于栅电极；对第一供电轨道进行布线，第一供电轨道基本上垂直于第一标准单元中的至少一个金属线结构，第一供电轨道与至少一个金属线结构重叠，其中，第一供电轨道具有与至少一个金属线结构相邻的平坦边缘；以及在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中布置第一连接插塞。

其中，对至少一个金属线结构进行布线包括：对与第一标准单元中的有源区域重叠的第一金属线进行布线；以及对与第一金属线和第一标准单元中的第一供电轨道重叠的第二金属线进行布线。

其中，第一金属线具有第一长度，第一长度基本上等于或短于有源区域的宽度。

其中，第二金属线具有第二长度，第二长度基本上等于或长于有源区域的宽度。

该方法还包括：使第一标准单元和第二标准单元邻接，其中，第二标准单元包括第二供电轨道和与第二供电轨道重叠的第二连接插塞；以及用第三连接插塞替换第一连接插塞和第二连接插塞，其中，第三连接插塞的面积大于第一连接插塞和第二连接插塞的面积总和。

其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：确定第一连接插塞和第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则第一连接插塞和第二连接插塞被第三连接插塞替换。

其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：确定第一连接插塞和第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则第一连接插塞和第二连接插塞被合并以形成第三连接插塞。

其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：布置覆盖第一连接插塞的伪槽，其中，伪槽的面积大于第一连接插塞的面积；在使第一标准单元和第二标准单元邻接之后，确定第二连接插塞是否与伪槽重叠，其中，如果第二连接插塞与伪槽重叠，则第一连接插塞和第二连接插塞被第三连接插塞替换或者被合并以形成第三连接插塞。

此外，还提供了一种设计集成电路的方法，方法包括：在第一标准单元中布置有源区域；对至少一个栅电极进行布线，至少一个栅电极与第一标准单元中的有源区域重叠；对第一金属线进行布线，第一金属线与第一标准单元中的有源区域重叠，第一金属线基本平行于至少一个栅电极；对第二金属线进行布线，第二金属线与第一金属线重叠，第二金属线基本上平行于至少一个栅电极；对第一供电轨道进行布线，第一供电轨道基本上垂直于第一标准单元中的第二金属线结构，第一供电轨道与第二金属线结构重叠，其中，第一供电轨道具有与至少一个金属线结构相邻的平坦边缘；在第一供电轨道与第一标准单元中的第二金属线结构重叠的区域中布置第一连接插塞；使第一标准单元和第二标准单元邻接，其中，第二标准单元包括第二供电轨道和与第二供电轨道重叠的第二连接插塞；以及用第三连接插塞替换第一连接插塞和第二连接插塞，其中，第三连接插塞的面积大于第一连接插塞和第二连接插塞的面积总和。

其中，第一金属线具有第一长度，第一长度基本上等于或短于有源区域的宽度。

其中，第二金属线具有第二长度，第二长度基本上等于或长于有源区域的宽度。