[发明专利]薄膜的形成方法和成膜装置

说明书

技术领域

本发明涉及一种在半导体晶圆等被处理体的表面上形成晶种膜和薄膜的成膜方法和成膜装置。

背景技术

通常，为了制造半导体集成电路而对由硅基板等构成的半导体晶圆进行成膜处理、蚀刻处理、氧化处理、扩散处理、改性处理以及自然氧化膜的去除处理等各种处理。上述各种处理之中，例如举出成膜处理为例来进行说明，例如在DRAM等半导体集成电路的制造过程的中途，有时进行如下这样的成膜工序：在形成于半导体晶圆的表面上的绝缘膜上形成接触孔、通孔、布线槽、圆柱体结构的电容器的圆柱体（cylinder）槽等凹部，并利用导电性的薄膜嵌入该凹部的方式进行成膜。

作为这种嵌入凹部用的薄膜，从台阶覆盖率（step coverage）比较良好、而且成本也比较低的方面来考虑，一直以来在使用例如含杂质的硅膜。参照图19A和图19B来说明上述凹部的嵌入。图19A和图19B是表示对形成在半导体晶圆的表面上的凹部进行嵌入时的一个例子的图。

如图19A所示，在作为被处理体的例如由硅基板等构成的半导体晶圆W（以下，也称作“晶圆W”）的表面上较薄地形成有由例如SiO₂等构成的作为基底的绝缘膜2，在该绝缘膜2上形成有凹部4。该凹部4相当于谋求与下层、基板本身接触的接触孔、通孔、布线槽以及圆柱体结构的电容器的圆柱体槽等。在图19A和图19B中，作为一个例子示出了谋求与基板本身接触的接触孔。而且，如图19B所示，为了嵌入上述凹部4而在该半导体晶圆W的表面上形成导电性的薄膜6。作为该薄膜6，如上所述那样多使用含杂质的硅膜。

作为形成这种薄膜6的成膜方法，公知有例如向处理容器内交替地供给SiCl₄等包含作为半导体的硅的成分元素的气体和BCl₃等包含杂质元素的气体而在1Pa～10^－6Pa左右的较低的压力范围内形成含杂质的单晶薄膜的成膜方法（专利文献1）、例如通过交替地供给甲硅烷（SiH₄）气体和磷化氢气体而交替地形成多晶硅层和磷的吸附层的成膜方法（专利文献2）、以及同时供给甲硅烷和三氯化硼（BCl₃）并利用CVD（Chemical Vapor Deposition：化学气相沉积法）来进行成膜的方法（专利文献3）等。

专利文献1：日本特开昭61－034928号公报

专利文献2：日本特开平05－251357号公报

专利文献3：日本特开平08－153688号公报

另外，在微细化的要求并不很严格而设计规则比较宽松的情况下，上述那样的各个成膜方法能够良好地进行相对于上述那样的凹部的嵌入，台阶覆盖率也良好而得到了较高的嵌入特性。但是，若像最近这样微细化要求进一步提高而设计规则变得更加严格，则开始不能得到充分的嵌入特性。另外，例如，如图19B所示，开始不能够忽视膜中所产生的空隙8的存在。该空隙8将成为引起接触阻抗增大的主要原因。

尤其是在最近，还要求有上述那样的凹部4的孔径为40nm以下、并且深径比（aspect ratio）为10以上的严格的设计规则，希望尽快解决上述那样的问题点。另外，除了产生上述空隙8，还存在表面粗糙度的精度也降低这样的问题。

发明内容

本发明着眼于以上那样的问题点，为了有效地解决该问题而发明的。本发明是一种即使在较低的温度下也能够形成嵌入特性良好且也提高了表面粗糙度的精度的硅膜、硅锗膜那样的薄膜的、薄膜的形成方法和成膜装置。

本申请的发明人推测了非晶态的含杂质的硅膜的表面粗糙度是不是与非晶态的含杂质的硅膜的孵育（incubation）时间有关。假设为：孵育时间越长，核的尺寸越易于出现偏差，对在核产生后开始沉积的非晶态的含杂质的硅膜的表面粗糙度的精度带来影响。

本申请的发明人如下说明的那样成功地缩短了非晶态的含杂质的硅膜的孵育时间，其结果，成功地进一步改进了非晶态的含杂质的硅膜的表面粗糙度的精度并且提高了嵌入特性。

本发明的一技术方案的发明是一种薄膜的形成方法，其用于在能够进行真空排气的处理容器内在被处理体的表面上形成晶种膜和含杂质的硅膜，其特征在于，该薄膜的形成方法具有以下步骤：第1步骤，向上述处理容器内供给由氨基硅烷类气体和高级硅烷之中的至少任一种气体构成的晶种膜用原料气体而在上述被处理体的表面上形成上述晶种膜；以及第2步骤，向上述处理容器内供给硅烷类气体和含杂质气体而形成非晶态的上述含杂质的硅膜。