[发明专利]半导体器件和半导体器件制造方法

说明书

技术领域

总体上，本技术涉及半导体器件和制造半导体器件的方法。更具体地，本技术涉及减小电阻变化和改进配线可靠性的半导体器件，并且涉及制造该半导体器件的方法。

背景技术

近年来，小尺寸照相机模块应用于数字静态照相机和智能电话的市场引起了人们的注意。CCD（电荷耦合器件）和CMOS（互补金属氧化物半导体）图像传感器为照相机模块中采用的典型的固态成像器件。在这样的固态成像器件的情况下，随着半导体技术上的小型化，已经能够改善图像传感器的性能，缩小了印迹（footprint），且提高了集成度。另外，作为进一步改善图像传感器性能、进一步缩小印迹和进一步提高集成度的一项技术，已经提出了制造三维半导体集成电路的技术。该技术的典型示例报告在日本专利特开2010-245506号公报中，作为制造构成背面照射型固态摄像器件的半导体器件的技术。根据该技术，首先，具有不同功能的半导体元件彼此接合。在此情况下，具有不同功能的半导体元件是具有像素阵列的半导体元件和具有逻辑电路的半导体元件。然后，像素阵列和逻辑电路通过利用构造为贯通硅基板的TSV（电极）彼此电连接。

发明内容

这样，在利用贯通电极构造半导体器件的工艺中，不管该器件具有背面照射型还是前面照射型，具有像素阵列的半导体元件都电连接到具有逻辑电路的半导体元件。因此，必须使贯通电极保证低的电阻和高的配线可靠性。另外，在贯通电极的情况下，特别是，为了以高度确定性电连接具有像素阵列的半导体元件到具有逻辑电路的半导体元件，上述电极必须形成为不仅贯通硅基板，而且贯通接合面，并且到达半导体元件的深的内部。

然而，由于蚀刻量的限制由诸如电极的直径、电极的深度、电极的布局和生产率的条件决定的事实，限制了用于形成TSV达到半导体元件的深内部部分的技术。因此，如果层间膜厚，则担心电极不能达到半导体元件的深内部部分。另外，如果增加蚀刻率，则电极的深度可控性变差。在具有高蚀刻率的电极的情况下，也就是，在具有大直径的电极的情况下，或者浅电极的情况下，在可能的范围内非常过度地执行蚀刻工艺，不仅使电极正下方的配线退化，而且使配线材料表面也被氧化。结果，担心增加电阻变化，并且配线可靠性恶化。

为了解决上述问题，通常，采用为电极正下方的配线形成蚀刻停止层的方法。蚀刻停止层是诸如TaN（氮化钽）膜或TiN（氮化钛）膜的阻挡金属膜。然而，对于直径和/或深度在几微米至大于十微米范围内的电极，如果形成厚度为几纳米到大于一百纳米范围的阻挡金属膜，从蚀刻可控性的观点以及蚀刻生产率的观点看，难于形成足够有效的蚀刻停止层。

本技术考虑了上述的情形而进行，并且特别通过合金化电极和配线之间的接触区域，减小了电阻变化，改善了配线可靠性。

根据本技术实施例的半导体器件具有合金化的接触区域，以便在半导体器件中将电极连接到配线。它可提供具有这样构造的半导体器件，其中电极和配线共享合金化的接触区域，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。

能够提供具有这样构造的半导体器件，其中该电极是贯通贴合到第二半导体晶片的第一半导体晶片的电极，并且接触区域被合金化以便在第二半导体晶片中彼此电连接电极和配线。

能够提供具有这样构造的半导体器件，其中，在贴合第一半导体晶片到第二半导体晶片且在贯通孔（电极通过其贯通第一半导体晶片）上形成阻挡金属膜的工艺中，去除第二半导体晶片中由铝制作的配线的表面上的铝氧化膜，并且将接触区域合金化，以便电连接由铜制作的电极到由铝制作的配线。

能够提供具有这样构造的半导体器件，其中接触区域通过执行热处理而被合金化，以便电连接由铜制作的电极到由铝制作的配线。

能够提供通过本技术提供的具有这样构造的背面照射固态成像器件，其中背面照射固态成像器件包括半导体器件，其中：接触区域被合金化，以便将电极连接到配线；并且电极和配线共享合金化的接触区域，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。

根据本技术实施例的半导体器件制造方法包括合金化接触区域的工艺，以便在半导体器件中将电极连接到配线。在该工艺中，能够配置该半导体器件制造方法，从而由电极和配线共享的接触区域被合金化，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。