[发明专利]移位寄存器和平板显示装置

说明书

技术领域

本发明涉及液晶显示领域，特别涉及一种移位寄存器和平板显示装置。

背景技术

在液晶显示器（LCD）中，或者在结构与之相似的其他平板显示器比如电子书、有机发光二极管柔性显示器中，栅驱动电路和数据驱动电路都是后期在组装的时候贴附到显示面板上的，而驱动电路的造价高，组装贴附工艺也要花费大量的工序、人力和时间。

为了降低成本，非晶硅栅驱动（Amorphous Silicon Gate，ASG）技术被提出。ASG技术是在平板显示器制造过程中同步的将栅极驱动电路集成在显示面板的非显示区域，例如液晶显示面板的边框区域。由于采用ASG技术可以省去原来的栅极驱动电路，提高集成度，减少外部元件，降低制造成本，因此ASG技术被越来越多地应用。

在每一行像素单元旁，单独产生栅极驱动信号的电路结构称为ASG单元。ASG单元通常具有一个移位寄存器的结构，整体的ASG驱动电路是ASG单元在所有行的重复，或者是奇偶行ASG单元的隔行重复。栅极驱动信号与像素阵列中的像素单元的开关元件（例如薄膜晶体管TFT）连接，控制所述开关元件的导通和断开。

如图1所示，ASG驱动电路由一系列的ASG单元（移位寄存器）121组成。ASG单元121包括输入节点IN、输出节点OUT、电压源节点V1和时钟信号节点C1和C2。输入节点IN输入起始信号或上一级输出信号STV，输出节点OUT输出本级输出信号GoutN，电压源节点V1输入低电平信号VGL，时钟信号节点C1和C2输入相位互补的时钟信号CLK和CLKB。

如图2和图3所示，低电平信号VGL始终为低电平，ASG单元的工作过程大致如下：

上一级输出信号STV为高电平、时钟信号CLKB为低电平、时钟信号CLK为高电平时：高电平的时钟信号CLK使MOS晶体管T1和MOS晶体管T3导通；MOS晶体管T1导通后，P点电压变为与上一级输出信号STV相同的高电平；P点的高电平使MOS晶体管T2导通；低电平的低电平信号VGL和时钟信号CLKB通过导通的MOS晶体管T2和MOS晶体管T3使输出信号GoutN为低电平。

上一级输出信号STV由高电平变为低电平、时钟信号CLKB变为高电平、时钟信号CLK变为低电平时：低电平的时钟信号CLK使MOS晶体管T1和MOS晶体管T3截止；P点的高电平维持MOS晶体管T2导通，高电平的时钟信号CLKB使输出信号GoutN由低电平变为高电平，并且通过电容Ct增大了P点高电平的电压值。

MOS晶体管T3通常为ASG单元的下拉管，由上述工作过程可以看出，时钟信号CLK为低电平时下拉管为截止状态。时钟信号CLK为低电平的时间大概占整个周期的50%，也就是说，下拉管在整个周期的50%的时间都为截止状态，截止的下拉管导致输出节点OUT处于浮空状态。

浮空状态的输出节点OUT受外界信号串扰严重，输出信号不稳定，在一定的级数之后输出波形变形严重。

发明内容

本发明技术方案解决的是现有移位寄存器的输出节点受外界信号串扰严重，输出信号不稳定。

本发明技术方案提供一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、晶体管单元和电容；

所述第一晶体管的控制端接收第一时钟信号，第一端接收上一级移位寄存器的输出信号或起始信号，第二端连接所述电容的第一端和第二晶体管的控制端；

所述第二晶体管的第一端接收第二时钟信号，第二端连接所述电容的第二端、第三晶体管的第一端、第四晶体管的第一端和第五晶体管的控制端，所述第二晶体管的第二端输出本级移位寄存器的输出信号；

所述第三晶体管的控制端接收所述第一时钟信号，第二端连接所述第四晶体管的第二端和所述第五晶体管的第二端，所述第三晶体管的第二端接收低电平信号；

所述第四晶体管的控制端连接所述第五晶体管的第一端和所述单元的负极端；

所述晶体管单元的正极端接收所述第二时钟信号；

所述晶体管单元的导通电阻大于所述第五晶体管的导通电阻。

可选的，所述第一时钟信号为所述第二时钟信号的互补信号，所述低电平信号小于或等于所述第一时钟信号的低电平的电压值。

可选的，所述移位寄存器还包括：第七晶体管，所述第七晶体管的控制端接收下一级移位寄存器的输出信号，第一端连接所述电容的第一端，第二端接收所述低电平信号。

可选的，所述移位寄存器还包括：第八晶体管，所述第八晶体管的控制端接收所述第一时钟信号，第一端连接所述第四晶体管的控制端，第二端接收所述低电平信号。