[发明专利]一种金属-氧化物-金属电容的制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，尤其涉及一种金属-氧化物-金属（metal-oxide-meter，简称MOM）电容的制造方法。

背景技术

在半导体集成电路中，与晶体管电路制作在同一芯片上的集成电容被广泛地应用。其形式主要有金属-绝缘体-金属（metal-insulator-metal，简称MIM）和MOM电容两种，其中，MIM电容使用上下层金属作为电容极板，电容量主要由电容所占面积决定，因此，在需要大电容的场合中使用MIM电容会引起成本大大增加；而MOM电容采用指状结构和叠层相结合的方法可以在相对较小的面积上制作容量更大的电容，因此，在设计大容量集成电容时设计者更青睐这类电容。

MOM电容是同时利用了同一金属层内介质层电容和上下层金属层间介质层电容，而大大地提高了面积利用率和电容量，其中，同一金属层内介质层产生的电容与层间介质k值、金属层深度和金属极板长度成正比，与金属间距成反比；上下层金属层间介质层产生的电容与层间介质k值、上下层金属极板重叠面积成正比，与层间介质厚度成反比。

在一般的后道互连工艺中，金属层深度和介质层厚度不会轻易改变，金属间距会受到设计规则限定，因此，增加电容量的方法只有通过提高层间介质k值和电容面积及金属层次来实现。本领域的技术人员均知道，为达到实现大电容的同时还能提高芯片面积利用率的目的，采用high-k层间介质是唯一的方法；然而，为了降低后道互连工艺中的寄生RC延迟，金属层间介质的k值不宜过高（一般氧化层的k值为3.9），并在高阶制程中后道金属层往往采用low-k（k值小于3）介质层来降低金属连线的寄生RC延迟。因此，如果采用一味通过采用high-k介质来提高电容量，其与需采用low-k介质来降低寄生RC延迟，两者是一个矛盾的关系。

因此，如何能够在提高电容的面积利用率和电容量的同时，降低或不增加寄生RC延迟，是目前业界急需解决的问题。

发明内容

本发明的主要目的为，针对上述问题，提出了一种具有high-k绝缘介质层的MOM电容的制造方法，该方法只在电容区域形成high-k介质层，而在其他的金属连线区域最后只形成常规或low-k介质层。

为达成上述目的，本发明提供一种金属-氧化物-金属电容（MOM）的制造方法，其中，所述MOM电容包括采用指状结构，与后道金属连线区域制作在同一金属层中；所述MOM电容的指状结构，由电容第一电极和第二电极组成，并且，第一电极由多根相互平行的第一指状极板单端相连而形成，第二电极由多根相互平行的第二指状极板单端相连而形成；所述第一电极和第二电极之间具有第一绝缘介质层，所述MOM电容的其他区域以及所述金属连线区域内部具有第二绝缘介质层；所述的方法包括如下步骤：

步骤S01：在晶圆基底上，沉积所述第一绝缘介质层；所述晶圆基底包含衬底和制作在所述衬底之上的包含晶体管在内的器件层，所述器件层包含N层的金属层，其中，N为大于等于零的整数；然后，在所述第一绝缘介质层上沉积一层第一硬掩膜介质层，所述第一绝缘介质层以High-K介质作为材料；

步骤S02：在所述硬掩膜介质层上涂布光刻胶，通过光刻和刻蚀定义第一绝缘介质层介质图形；

步骤S03：在晶圆表面沉积所述第二绝缘介质层；其中，所述第二绝缘介质层以常规介质或low-k介质作为材料；

步骤S04：抛光研磨所述第二绝缘介质层和第一硬掩膜介质层，使晶圆表面平坦化；

步骤S05：在晶圆表面涂布第二硬掩膜介质层以及光刻胶，通过光刻和刻蚀形成位于所述第一绝缘介质层和第二绝缘介质层中的凹槽区域；

步骤S06：在所述凹槽区域中填充金属，形成金属连线和所述MOM

电容的第一指状极板和第二指状极板。

优选地，所述步骤S06中的金属为铜。所述的第一绝缘介质层是通过等离子体增强型化学气相沉积或原子层沉积方法沉积的。

优选地，所述的第二绝缘介质层是通过化学气相沉积或者旋涂技术沉积的。

优选地，所述的第一绝缘介质层的k值大于等于7，所述第二绝缘介质层low-k介质的k值小于3。

优选地，所述的high-k介质的材料是Al₂O₃、Si₃N₄、ZrO₂或TiO₂。

优选地，在所述步骤S04中，抛光研磨所述第二绝缘介质层（5）和第一硬掩膜介质层（4）是通过化学机械研磨工艺实现的。