[发明专利]用于层叠的电子电路系统的装置及相关联的方法

说明书

技术领域

所公开的概念总体涉及电子器件封装和制造，并且更具体地涉及用于电子电路系统或器件的面对面键合或层叠的装置及相关联的方法。

背景技术

随着电路和系统设计的发展，电子电路的复杂度(诸如集成器件的数目)日益增加。增加的集成度带来每单元尺寸或面积的更小成本、更小的器件尺寸、增加的功能性以及更小的器件。

为了进一步增加电路或器件密度，有时在三维(3D)配置中布置电子电路或器件或者层叠电子电路或器件。通过层叠器件，所得到的器件的占用面积缩小。而且，层叠器件可以减小总体互连长度。更小的互连长度又会带来更快的信号传播、更少受噪声影响、更低的功耗等。此外，在3D配置中层叠器件允许“混合和匹配”执行不同功能、使用不同技术等的器件。

发明内容

在一个示例性实施例中，装置包括衬底和成对裸片，该成对裸片包括电子电路系统。该衬底包括空腔。裸片之一布置在形成于衬底中的空腔中。另一个裸片布置在第一裸片之上并且与该第一裸片电耦合。

在另一示例性实施例中，电子组件包括第一半导体裸片以及衬底，该第一半导体裸片包括电子电路系统。该衬底包括形成于衬底的表面中的空腔。定制该空腔的尺度以便第一半导体裸片驻留在该空腔中。该电子组件还包括另一个半导体裸片，该另一个半导体裸片包括现场可编程门阵列(FPGA)电路系统，并且布置在第一半导体裸片之上且与该第一半导体裸片键合。

在又一示例性实施例中，制造电子组件的方法包括制造具有空腔的衬底以及将裸片布置在空腔中。该方法进一步包括将另一裸片布置在第一裸片之上以及将这两个裸片键合在一起。

附图说明

所附附图仅图示了示例性实施例并且因此不应被看做限制其范围。受益于本公开的本领域普通技术人员明白，所公开的概念给他们自己带来其它等同效应的实施例。在附图中，多个附图中使用的相同标号指示符表示相同的、类似的或等同的功能、组件或块。

图1图示了根据示例性实施例的、具有层叠半导体裸片的器件。

图2至图6描绘了根据示例性实施例的、用于制造具有层叠半导体裸片的器件的技术的各种步骤。

图7示出了根据示例性实施例的、具有层叠在多个半导体裸片之上的半导体裸片的器件。

图8图示了根据示例性实施例的、在层叠裸片之间的信号流或电互连或耦合。

图9描绘了在示例性实施例中使用的现场可编程门阵列(FPGA)的框图。

具体实施方式

所公开的概念总地涉及电子器件封装和制造。更具体而言，所公开的概念涉及用于电子电路系统或器件的面对面键合或层叠的装置及相关联的方法。

本公开的一个方面关于层叠的半导体裸片，其中一个裸片驻留在空腔或沟槽中，而另一个裸片布置或者位于该空腔之上。这两个裸片可以具有在它们之间的机械键合和/或电耦合。图1图示了根据一个示例性实施例的具有层叠半导体裸片的器件。

具体而言，图1中的器件包括半导体裸片32和半导体裸片34。裸片32驻留于衬底30中的空腔或沟槽22中。在一些示例性实施例中，空腔22可以形成在衬底30的表面中(例如，在构建层中)，诸如形成在衬底30的顶表面中。

空腔22具有允许裸片32插入、布置或放置在空腔22中或空腔22内的尺度(宽度、长度和深度)。注意，图1将裸片32示出为不完全驻留于空腔22内，这仅用于帮助呈现细节，并且注意，图1中的各项不一定按照比例绘制。在一些示例性实施例中，空腔22的深度可以使得裸片22的顶表面与衬底30的顶表面齐平或基本齐平(即，共面或基本共面，从而使得公差不会不利地影响器件的制造和/或两个裸片之间的键合)。

一般来讲，空腔22的尺度取决于裸片32的尺度。图1中的器件提供如下优势：裸片32无需制成较薄以便空腔22容纳裸片32。因而，可以选择空腔22的尺度，从而使得可以容纳许多不同类型和尺寸的裸片32。在一些示例性实施例中，空腔22可以具有100-300微米的深度。空腔22的深度的尺度不必精确。在一些实施例中，空腔22可以具有大约100微米到大约300微米的深度。在其它一些实施例中，可以使用其它值。

然而，在一些实施例中，根据需要，裸片32可以制成较薄(在制造后或者通过为裸片32选择较薄的初始半导体衬底)从而减小空腔22的深度。例如，当裸片32具有相对较大的厚度并且在不修改的情况下可用的技术或制造工具无法适应裸片32时，可能期望该布置以减小其厚度。