[发明专利]测试存储阵列的方法及控制装置

说明书

技术领域

本发明涉及存储器技术领域，尤其涉及一种测试存储阵列中易于产生列串扰的存储单元的方法及控制装置。

背景技术

由于具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，非易失性存储器（NVM,Nonvolatile memory）作为一种集成电路存储器件，被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常，依据构成存储单元的晶体管栅极结构的不同，非易失性存储器存储单元结构分为两种：堆叠栅极和分裂栅极结构，其中分裂栅极存储单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。

图1为分裂栅极存储阵列的一种结构示意图，所述分裂栅极存储阵列包括多个呈阵列排布的存储单元（即存储晶体管），以及用于选择所述存储单元并提供驱动信号的多条字线、位线以及源线。具体地，该分裂栅极存储阵列包含k+1条字线（WL0，WL1，WL2，WL3，…，WLk-1，WLk）、n+1条位线（BL0，BL1，…，BLn）以及m+1条源线（SL0，SL1，…，SLm）。每个分裂栅极存储单元的栅极、漏极、源极分别与字线、位线、源线连接，其中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行的存储单元共用一条源线，例如，从第一行存储单元开始，第一行与第二行存储单元共用源线SL0，第三行与第四行存储单元共用源线SL1，以此类推。

对图1所述的存储阵列中的一个存储单元a（简称为目标存储单元）进行编程为例，对各信号线的电压控制过程包括：施加字线编程电压Vgp至与存储单元a所连接的字线WL0；施加源线编程电压Vsp至与存储单元a所连接的源线SL0；施加编程电流Id至与存储单元a所连接的位线BL0，同时在位线BL0上产生位线编程电压Vdp；施加0V电压至除WL0外的剩余所有字线（WL1，WL2，WL3，…，WLk-1，WLk）；施加源线偏置电压Vsbs至除SL0外的剩余所有源线（SL1，…，SLm）；施加位线预编程电压Vinh至除BL0外的剩余所有位线（BL1，…，BLn）。在实际应用中，可根据电路结构和器件特性等确定所述字线编程电压、源线编程电压、编程电流、源线偏置电压、位线预编程电压的取值。

上述编程操作中，由于制造工艺等原因，与存储单元a共用位线不进行编程的非目标存储单元（例如存储单元b）可能存在缺陷，在编程电流Id注入位线BL0时，非目标存储单元在内部电场的作用下大量电子由漏区流向源区，产生列串扰，影响存储器的正常编程。因此，对新制造出的存储阵列需要进行测试，挑选出存在缺陷易于产生列串扰的存储单元，用存储单元的冗余的行或列进行补偿，如果过多的存储单元存在缺陷易于产生列串扰，那么整个存储阵列就会被丢弃。

现有技术中，对存储阵列进行易于产生列串扰的存储单元的常规测试方法，以图1所述的存储阵列为例，测试过程包括：施加源线测试电压Vp至与存储单元连接的所有源线（SL0，SL1，…，SLm），施加0V电压至与存储单元连接的所有位线（BL0，BL1，…，BLn），施加0V电压至与存储单元连接的所有字线（WL0，WL1，WL2，WL3，…，WLk-1，WLk）。在实际应用中，可根据电路结构和器件特性等确定源线测试电压的取值。施加测试电压后，读取每个存储单元的测试电流，通过将每个存储单元产生的测试电流与预先设定的参考电流进行比较，判定存储阵列中存在的易于产生列串扰的存储单元。

然而，对于小尺寸存储单元（即存储单元晶体管的沟道长度减小）组成的存储阵列，由于漏极感应势垒降低（DIBL，Drain induction barrier lower）效应的存在，若采用上述测试方法，测试时源区注入到沟道的电子数量增加，将会导致错误的测试结果，即将不易产生列串扰的正常存储单元误认为易产生列串扰的有缺陷的存储单元。在此种情况下，对小尺寸存储单元组成的存储阵列的测试采用了用户模式进行，即对某个存储单元进行编程，读取与该存储单元共用位线的其他存储单元的电流，将每个存储单元的电流与参考电流进行比较，判定存储阵列中存在的易于产生列串扰的存储单元。这种对小尺寸存储单元组成的存储阵列的测试方法是非常浪费时间的，大大增加了测试成本。

发明内容

本发明解决的是测试小尺寸存储单元组成的存储阵列测试时间长的问题。