[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有多个应力衬层的半导体器件及其制造方法。

背景技术

当器件物理栅极长度持续等比例缩减并且试图保持器件的良好性能时，载流子迁移率增强技术对于CMOS器件等比例缩小而言是至关重要的。应变硅技术通过增大载流子迁移率来有效提高了器件的开关速度。

单轴应变硅工艺应用于几乎所有的高性能逻辑技术中。其通过在器件结构上施加张应力氮化硅盖层而向沟道引入应力，以便增强NMOS载流子迁移率。类似地，在器件结构上施加压应力氮化硅盖层从而增强PMOS载流子迁移率。采用现有的工艺技术，对于NMOS而言可以在氮化硅薄膜内产生高达约1.4GPa的张应力，而对于PMOS而言则可以高达约3.0GPa的压应力。因此，对于CMOS而言，通常需要通过选择性沉积以及刻蚀在NMOS区上形成张应力的氮化硅接触刻蚀停止层(CESL)而在PMOS区上形成压应力的氮化硅CESL。这不仅增加了工艺步骤的复杂度、时间成本，而且存在工艺均匀性的问题。

类金刚石无定形碳(DLC)是一种已知的存在高达10GPa的非常高本征压应力的材料，其明显高于当前氮化硅的接触刻蚀停止层(CESL)所能提供的应力。此外，DLC的介电常数低于氮化硅，具有额外的优点。因此当前DLC用作应力提供层越来越普遍。

然而，DLC中含有的C可能会扩散到器件下层结构中，影响后期IC制造工艺的稳定性和设备的安全性，例如C可能会改变沟道、源漏区掺杂浓度引起器件性能的漂移，C可能在后期的刻蚀接触孔等过程中被刻蚀气体带入反应腔内而沉积。

总而言之，现有的单轴应变技术不够高效、安全，亟待改进。

发明内容

因此，本发明的目的在于克服上述困难，提供一种能高效、安全地增强沟道区载流子迁移率的半导体器件及其制造方法。

本发明提供了一种半导体器件，包括：衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于：源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。

其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。

其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。

其中，第二衬层为氮化硅、DLC及其组合。

其中，第一衬层和/或第三衬层的厚度为1～10nm，第二衬层的厚度为20～30nm。

其中，第二衬层的应力为4～10GPa。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在栅极堆叠结构两侧衬底中形成源漏区以及在栅极堆叠结构两侧的衬底上形成栅极侧墙；在源漏区和栅极侧墙上依次形成第一衬层、第二衬层、第三衬层，构成多层结构的应力衬层。

其中，通过LPCVD、PECVD、HDPCVD、MBE、ALD、磁控溅射、磁过滤脉冲阴极真空弧放电(FCVA)技术形成多层结构的应力衬层。

其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。

其中，第二衬层为氮化硅、DLC及其组合。

其中，第一衬层和/或第三衬层的厚度为1～10nm，第二衬层的厚度为20～30nm。

其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。

其中，第二衬层的应力为4～10GPa。

其中，栅极堆叠结构为假栅极堆叠结构，并且形成多层结构的应力衬层之后进一步包括步骤：在应力衬层上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠结构。

依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料对于器件其他部件造成不良影响。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图11分别显示了依照本发明的半导体器件制作方法各步骤的剖面示意图。

具体实施方式