[发明专利]一种数字脉冲宽度调制器电路

权利要求书

1.一种数字脉冲宽度调制器电路，包括粗调模块和细调模块，其特征在于：还包括有RS触发器，所述粗调模块中包括有5位计数器和5位比较器，所述细调模块包括有延迟链、“5选32”多路复用器和全数字逻辑控制模块；

在粗调模块中，5位计数器的输入为标准时钟信号，输出连接到比较器的输入端A，比较器的输入端B连接到控制码DIN的高5位DIN，粗调模块的输出信号为CNT_OUT，与细调模块中的第一个数字可控延迟单元的输入端口IN[0]连接；

在细调模块中，延迟链由N个数字可控延迟单元组成，每个数字可控延迟单元首尾相接，连接处的信号为Dt[0]~Dt[31]；每个数字可控延迟单元的输出端口OUT，与‘5选32’多路复用器相连接，每个数字可控延迟单元的输出端与所述全数字逻辑控制模块连接，多路复用器的输出用于RS触发器的R端输入；RS触发器的S端与外部时钟信号相连接,RS触发器的输出信号为DPWM信号输出DPWM_WAVE。

2.根据权利要求1所述的一种数字脉冲宽度调制器电路，其特征在于：每一个数字可控延迟单元都有四个输入端口，第N个数字可控延迟单元的输入端口分别为：IN[N]，Dt[N-1]，Cal和SE_N[2:0]；一个输出端口：OUT；数字可控延迟单元内部的输入选择模块由四个门组成；第一与门的输入端口分别接信号Cal和IN[N]，非门的输入端接信号Cal，第二与门的一个输入端接信号Dt[N-1],另一个输入端接非门的输出信号；或门的两个输入端分别跟两个与门的输出端相连；或门的输出端将连接一个8路数控延迟阵列的输入端。

3.根据权利要求1所述的一种数字脉冲宽度调制器电路，其特征在于：8路数控延迟阵列有八条可选延迟路径，其输入端口共同连接，为输入选择模块的或门的输出信号；8条延迟路径的标准延迟单元组成个数呈等差数列排布，分别为7、6、5、4、3、2、1、0个；八条路径的输出端口与一个‘3选8’多路复用器相连接，该‘3选8’多路复用器的控制信号为SE_N[2:0]，输出信号为OUT。

4.根据权利要求1或2所述的一种数字脉冲宽度调制器电路，其特征在于：所述全数字逻辑控制模块包括一个5位计数器、两个‘1选32’数据分配器、一个‘32选2’多路复用器、一个数字锁相器和一个由32个3位计数器组成的计数器整列；全数字逻辑控制模块的输入信号分别为：Cal，CLK_64M和Dt[31:0],Cal为校准使能信号，CLK_64M为64MHz标准时钟信号，Dt[31:0]为32位延迟链的每个数字可控延迟单元的输出信号,全数字逻辑控制模块的输出信号为：SE_N与IN[31:0],SE_N为每个数字可控延迟单元的延迟路径选择信号，IN[31:0]为32个数字可控延迟单元的另一个输入信号；5位计数器的清零端CLR接输入信号Cal，时钟端CLK连接数字锁相器的STOP输出信号，5位计数器的输出端CNT与第一‘1选32’数据分配器的5位控制端口相连接；第一‘1选32’数据分配器的输入端为64MHz标准时钟信号CLK_64M，控制端信号由5位计数器提供，输出端接32位延迟链的输入信号IN[31:0]；‘32选2’多路复用器的输入端接延迟链的32个端口Dt[31:0]，输出信号接接数字锁相器的输入端口；数字锁相器的输出信号STOP接5位计数器的时钟端CLK，输出端口P接第二‘1选32’数据分配器；第二‘1选32’数据分配器的控制输入端接5位计数器的输出信号CNT，输出信号CNTD_0~CNTD_31作为3位计数器0~31的输入时钟信号；每一个3位计数器均与数字锁相器的输出H信号连接,计数器整列的输出端口与延迟链的信号端口SE_N连接。