[发明专利]一种提高1XDD刻蚀均匀度及减小光阻消耗的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种提高1XDD刻蚀均匀度及减小光阻消耗的方法。

背景技术

随着半导体芯片的集成度不断提高，特征尺寸越来越小，为了提高金属绝缘层的绝缘效果，在40纳米及其以下技术节点的后段制程（Back End Of Line，简称BEOL）一倍设计规格双大马士革结构（1XDD）中，采用超低K介电常数层（Ultra low dielectric constant，简称ULK）作为金属绝缘层，以提高产品的绝缘效果。但是，由于超低K介电常数层本身具有多空孔（porous）、材质较软等特点，使得其在进行后续的工艺如刻蚀或灰化工艺时易受到损伤，尤其会造成该超低K介电常数层在刻蚀形成沟槽的过程中，沟槽的侧壁上的超低K介电常数会出现侧壁扭结或凹陷（profile kink/bowing）等，而传统刻蚀工艺中为保证适当的工艺窗口（process window）会对超低K介电常数层进行超过30％以上的过度刻蚀（over etch，简称OE），进而对超低K介电常数层造成更大的损伤，使得后续的填充（Gap fill）、金属断开（metal open）及金属短接（bridge）等工艺产生一系列不利电性（WAT）和良率（CP）的因数。这就要求在蚀刻过程中不仅要求选择尽可能小伤害ULK的步骤（Process Step），同时也要求更稳定的蚀刻深度均匀度控制，在保证安全蚀刻余度（Process Window）的同时，来减少主蚀刻（Main etch）后的过蚀刻（Over etch）的百分比，以减少对ULK的损坏。

图1-3是本发明背景技术中传统打开底部抗反射层的工艺流程示意图；如图1-3所示，在一倍设计规格双大马士革工艺的后段制程工艺中，沉积底部抗反射层（Bottom Anti-Reflective Coating ，简称BARC）11后形成如图1所示的半导体结构1后，旋涂光刻胶覆盖底部抗反射层11的上表面，曝光、显影后去除多余的光刻胶，形成如图2所示的具有沟槽图案21的光阻2，以光阻2为掩膜打开底部抗反射层11，形成如图3所示位于剩余底部抗反射层111、剩余氧化层121及剩余第二介电质层131之中的沟槽结构22。

由于传统的打开底部抗反射层11的工艺是基于CF和CHF的等离子蚀刻，其反应的化学式为：

；

由于上述气体对光阻2与其下面的氧化层12的蚀刻选择比较低（通常在2：1以下），使得在不同图案如（ISO/Dense）以及晶片中间、周边蚀刻率（Etch rate）的差异造成刻蚀深度不均匀，即蚀刻率快的地方的氧化层12被过度蚀刻过多，甚至刻蚀部分的第二介电质层13，而蚀刻率慢的地方过度蚀刻比较少，造成刻蚀深度的差值H会高达400A以上。

发明内容

针对上述存在的问题，本发明揭示了一种提高1XDD刻蚀均匀度及减小光阻消耗的方法，主要是通过以CF为主的刻蚀气体部分刻蚀底部抗反射层后，再采用以H₂为主刻蚀气体刻蚀剩余底部抗反射层及氧化物层至介电质层的方法。  

本发明的目的是通过下述技术方案实现的：

一种提高1XDD刻蚀均匀度及减小光阻消耗的方法，其中，包括：

在一倍设计规格双大马士革工艺的后段制程工艺中，沉积底部抗反射层后形成包含有介电质层、底部氧化物层和第一金属的半导体结构；

采用光刻工艺形成具有沟槽图案的光阻，并继续以CF气体为主刻蚀气体部分刻蚀所述底部抗反射层；

采用以H₂为主刻蚀气体的刻蚀工艺，刻蚀剩余底部抗反射层、所述底部氧化物层至所述介电质层的上表面，去除所述光阻后，形成沟槽结构。

上述的提高1XDD刻蚀均匀度及减小光阻消耗的方法，其中，所述CF气体包括CF₄、CHF₃、C₄F₈。

上述的提高1XDD刻蚀均匀度及减小光阻消耗的方法，其中，CF₄：CHF₃：C₄F₈的气体流量比为100:80:15。

上述的提高1XDD刻蚀均匀度及减小光阻消耗的方法，其中，所述CF₄的流量为80-120sscm。

上述的提高1XDD刻蚀均匀度及减小光阻消耗的方法，其中，进行以CF气体为主刻蚀气体的刻蚀工艺时，压力为100-130mT，高频功率与低频功率的比值为400:400。