[发明专利]改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法

说明书

技术领域

本发明涉及一种制作多晶栅极的方法，尤其涉及一种能够改善参杂和非参杂多晶栅极刻蚀形貌的差异的方法。

背景技术

随着半导体技术的发展，集成电路所采用的特征尺寸越来越小，使得MOS晶体管的栅极长度、沟道长度相应减小，因而栅极电阻增大，这会引起较大的电阻-电容延迟，从而影响MOS晶体管的开关速度，为了提高栅极电阻，特别是多晶硅栅极的电阻，往往需要在多晶硅栅极中掺杂离子以增强多晶硅栅极的导电率，在65nm及以下的工艺技术中，一般要求器件中包括掺杂多晶硅栅极和非掺杂多晶硅栅极。

由于受掺杂离子的影响，掺杂多晶硅的刻蚀速率大于非掺杂的多晶硅刻蚀速率。自动终点检测系统确认多晶硅栅极刻蚀结束的依据是掺杂与非掺杂多晶硅栅极全部刻蚀的完成，当掺杂多晶硅由于较快的刻蚀速率提前完成刻蚀时，为进行非掺杂多晶硅的刻蚀，等离子体并未停止轰击，会造成掺杂多晶硅栅极底部的损伤，形成缺陷（under-cut）。在这样的工艺条件下，就会造成N型半导体与P型半导体器件之间的差异，影响产品的整体性能。

发明内容

针对现有技术容易导致掺杂多晶硅栅极底部损伤的问题，本发明提供了一种改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法。

本发明所述的方法，步骤包括：

步骤1，提供衬底，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅和非掺杂多晶硅，在多晶硅上生长硬掩膜层；

步骤2，掺杂多晶硅上方覆盖光刻胶，对非掺杂多晶硅上方的硬掩膜层进行刻蚀，使非掺杂多晶硅上方的硬掩膜层厚度小于掺杂多晶硅上方的硬掩膜层厚度；

步骤3，在硬掩膜层上覆盖用于多晶硅栅极刻蚀的光刻胶，光刻胶上表面齐平，然后进行刻蚀，首先刻蚀硬掩膜层至露出非掺杂多晶硅，然后继续刻蚀至露出掺杂多晶硅，非掺杂多晶硅厚度小于掺杂多晶硅厚度；

步骤4，最后刻蚀多晶硅，分别形成掺杂多晶硅栅极和非掺杂多晶硅栅极；

其中，步骤2中非掺杂多晶硅上方的硬掩膜层被刻蚀掉的厚度满足如下公式：

T_HM-p = ER_HM/ER_P-HM×T_p-etch                公式（1）

T_p-etch = T_p- ER_p/ER_N×T_p                   公式（2）

公式（1）中，T_HM-p为步骤2中刻蚀掉的硬掩膜厚度，ER_HM为硬掩膜刻蚀速度，ER_P-HM为非掺杂多晶硅刻蚀速度，T_p为多晶硅总厚度，ER_p为步骤4中非掺杂多晶硅刻蚀速度；ER_N为步骤4中掺杂多晶硅刻蚀速度。

根据本发明所述方法的一种优选实施例，其中，步骤3中，在覆盖光刻胶之前，覆盖刻蚀防反射层，刻蚀防反射层上表面齐平，然后在刻蚀防反射层上覆盖用于多晶硅栅极刻蚀的光刻胶；步骤4中，在刻蚀硬掩膜层之前先刻蚀所述刻蚀防反射层。

本发明上述方法中，所述掺杂优选为N型掺杂，但也可以是其它本领域常用的掺杂类型。

本发明上述方法中，所述衬底可以是任意半导体领域常用衬底，如硅片。

本发明还提供了采用上述任意方法制作得到的半导体器件。

本发明利用形成掺杂多晶硅栅极上较厚的硬掩膜层，来弥补由于掺杂多晶硅刻蚀速率大于非掺杂多晶硅刻蚀速率而造成掺杂与非掺杂多晶硅栅极刻蚀后形貌差异，制备得到的掺杂多晶硅栅极和非掺杂多晶硅栅极形貌基本一致。

附图说明

图1为刻蚀非掺杂多晶硅上方硬掩膜层示意图；

图2为刻蚀后形成不同厚度硬掩膜层结构示意图；

图3为覆盖用于多晶硅栅极刻蚀的光刻胶；

图4为刻蚀硬掩膜层至非掺杂多晶硅示意图；

图5为刻蚀硬掩膜层至掺杂多晶硅示意图；

图6为去除光刻胶；

图7为形成栅极。

具体实施方式

如图1~图7所示，本发明所述的改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法，步骤包括：

步骤1

提供衬底1，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅2和非掺杂多晶硅3，在多晶硅上生长硬掩膜层。