[发明专利]一种应变硅浅沟槽隔离结构的形成方法

说明书

技术领域

本发明涉及一种集成电路工艺制造技术，尤其涉及一种调整浅沟槽应力来提高互补金属氧化物半导体 (Complementary Metal Oxide Semiconductor，简称CMOS) 器件性能的一种应变硅浅沟槽隔离结构的形成方法。

背景技术

随着超大型集成电路尺寸微缩化的持续发展，电子的元器件尺寸越来越小且对其运行操作速度的要求越来越高，因此，如何改善元器件的驱动电流日益显得尤为重要。直到最近为止，提高CMOS器件运行速度的方法都在集中于减小其沟道长度以及栅介质层的厚度。

然而，在小于100nm的沟道长度情况下，如果要求电子元器件尺寸进一步缩小就会受到物理极限以及设备成本的限制。随着集成电路工艺逐步进入90nm、65nm甚至是45nm时代，栅氧厚度和栅极长度的减小趋势都已经逐步放缓。微电子工业界开始寻找其它方式以继续提高CMOS器件性能。

其中，提升载流子迁移率被视为提高电子元器件工作速度最佳的替代方案之一。应变硅是一种通过多种不同的物理方法拉伸或是压缩硅晶格来达到提高CMOS晶体管载流子迁移率以至提高晶体管性能而不用减小晶体管面积的技术，用以提高沟道中电荷载流子的迁移率(NMOS中的电子和PMOS中的空穴)。通常应用外延生长SiGe源/漏或在栅上使用一个具有诱导应力的接触刻蚀停止层（Contact Etch Stop Layer, 简称CESL），以使该应力施加在通道区域上。当沉积接触刻蚀停止层（CESL）后，由于CESL与其底部材质层之间的晶格空间不匹配，因而形成一个应力，此应力具有平行于晶体管通道的应力分量以及平行于晶体管宽度的应力分量。研究显示，CESL在通道长度的方向诱导出拉伸的应力场，以改善NMOS的性能，而利用压缩应力改善PMOS的性能。所以，为了提高CMOS的整体性能，可以通过增加NMOS晶体管在通道长度方向的拉伸应力，或者，提高PMOS晶体管在通道长度方向的压缩应力来实现。

但是，集成电路包括许多形成在半导体衬底上的晶体管，一般来说，晶体管是通过绝缘或隔离结构而彼此间隔开。通常用来形成隔离结构的工艺是浅沟槽隔离（shallow trench isolation，简称STI）工艺，传统的STI工艺通常包括以下简化步骤：首先，在硅沉底上热生长或淀积氮化硅层；接下来，通过光刻和刻蚀过程选择性去除该氮化硅层，以在晶体管的源极／漏极区将会在存在的地方产生图形；在源极／漏极区图形形成以后，刻蚀产生浅沟槽；最后往浅沟槽里填充绝缘层二氧化硅（SiO2）。浅沟槽里的这种绝缘层产生的应力，基本对MOS管没起到作用。但当电路元件持续缩小之后，为了提高器件的性能，除了常规的应变方法外，采用应变的绝缘材料填充到浅沟槽中，这种绝缘层对MOS沟道能够产生的拉伸或压缩的应力，起到和CESL应变方法一样的效果。

然而，传统的STI工艺所形成的沟道张应力还不能满足高速增长的对电子元器件尺寸的需求，因此，如何开发出一种浅沟槽隔离结构的形成方法使沟道张应力在1.0 GPa以上，是目前业界急要解决的问题。

发明内容

本发明的目的是提供了一种应变硅浅沟槽隔离结构的形成方法，通过提高沟道张应力，能够提高硅的载流子迁移率，从而减小电阻与能耗并增大驱动电流和频率响应，最终提高器件的性能。

为解决上述问题，本发明提供一种应变硅浅沟槽隔离结构的形成方法，其包括如下步骤：

步骤S01：提供一半导体衬底，且在所述半导体衬底上依次形成有衬垫氧化层和氮化硅层；

步骤S02：采用刻蚀工艺在所述衬垫氧化层、氮化硅层和半导体衬底所形成层叠结构中形成浅沟槽；其中，所述浅沟槽的底部位于所述半导体衬底中；

步骤S03：在所述浅沟槽侧壁、底部以及氮化硅层表面形成保护层；

步骤S04：在表面形成有保护层的所述浅沟槽内沉积应变掺碳氧化硅层以形成隔离介质层；

步骤S05：去除所述浅沟槽外的隔离掺碳氧化硅，以及所述氮化硅层表面形成的保护层，从而形成应变硅浅沟槽隔离结构。

优选地，所述步骤S02具体包括：步骤S021：在所述衬垫氧化层和氮化硅层内形成暴露出所述衬底的开口；步骤S022：沿所述开口刻蚀至所述衬底中形成浅沟槽。

优选地，所述应变掺碳氧化硅层采用离子增强化学气相沉积工艺生成。

优选地，沉积所述应变掺碳氧化硅的工艺温度为300℃~400℃，反应气体为硅烷、甲烷和氧气的混合体。

优选地，所述沉积掺碳氧化硅的工艺温度为350℃。

优选地，所述掺碳氧化硅的含碳量大于等于1%。