[发明专利]阵列式单芯片集成数字微加速度计

说明书

技术领域

本发明涉及微加速度计，具体为一种阵列式单芯片集成数字微加速度计。

背景技术

目前，随着加速度传感器应用范围的不断扩大，对加速度传感器的要求也越来越高，即微型化、集成化、低成本、高性能。MEMS技术的传感器体积小、重量轻，但是用于处理加速度传感器的输出信号的板级电路的大尺寸和低可靠性无法满足MEMS器件小型化的发展趋势。如果能够将传感器的处理电路（板级电路）微型化，就可以大大减小传感器的体积、重量，也有利于提高传感器的可靠性，从而将具有微型化、低成本、高可靠性等优势的微传感器系统代替现有的传感器系统，扩大传感器的应用范围。

CMOS 技术已成为集成电路主要制造工艺，制造成本下降的同时，成品率和产量也得到很大提高。CMOS是Complementary Metal Oxide Semiconductor（互补金属氧化物半导体）的缩写，它是指制造大规模集成电路芯片用的一种技术或用这种技术制造出来的芯片。

现有的复合量程加速度计的处理电路通常采用板级电路方式，存在的缺点如下：1、体积大；2、压阻式加速度计单元中的固支梁根部在高冲击（即高过载）情况下容易出现断裂的情况；3、为了突出加速度计覆盖高低量程的特点，考虑到加速度计的加工工艺限制，高量程和低量程加速度计单元的一些结构尺寸必须是一致的，固支梁和质量块的厚度是相同的，加速度计单元的外形尺寸也要保持一致，鉴于这些约束因素，往往使得高、低量程的加速度计单元的性能很难达到最优化配置，成为高、低量程加速度计单元单片集成的一个难点。

因此，有必要发明一种新型的单片集成的阵列式数字微加速度计。

发明内容

本发明要解决现有的加速度传感器体积大的技术问题，另外，本发明还优化设计了现有的覆盖高低量程的加速度计及解决抗高过载的问题，提供了一种新型的阵列式单芯片集成数字微加速度计。

本发明是采用如下技术方案实现的：

一种阵列式单芯片集成数字微加速度计，包括单晶硅材料的结构层；所述结构层分为左右两部分，结构层右面的上下两部分分别集成有不同量程的第一压阻式加速度计单元和第二压阻式加速度计单元；结构层左面集成有对第一、二压阻式加速度计单元的输出信号进行放大滤波处理的CMOS电路；所述第一压阻式加速度计单元包括置于结构层内的第一质量块，所述第一质量块通过四个第一固支梁与结构层一体构成；所述四个第一固支梁上分别设有阻值相等、连接成惠斯通电桥的压敏电阻；所述第二压阻式加速度计单元包括置于结构层内的第二质量块，所述第二质量块通过四个第二固支梁与结构层一体构成；所述四个第二固支梁上分别设有阻值相等、连接成惠斯通电桥的压敏电阻；所述惠斯通电桥分别接入所述CMOS电路。

工作时，在加速度计单元的每一固支梁上通过离子注入的方法制作阻值相等的压敏电阻，然后连接成惠斯通电桥。根据压阻效应，当加速度计单元在工作方向感受加速度作用时，质量块上下移动，每个加速度计单元的四根固支梁受到应力的作用，固支梁上的压敏电阻阻值发生变化，惠斯通电桥的输出电压也将随之会产生变化，其输出电压与外加的加速度成正比。通过具有放大滤波处理功能的CMOS电路处理惠斯通电桥的输出电压，然后经过计算处理即可得到被测的加速度大小。

本发明将加速度计阵列单元与信号处理电路（具有放大滤波处理功能的CMOS电路）集成到一块芯片上，实现了微型化、集成化，大大减小了加速度传感器的体积、重量，减少测试系统中的元器件数量和重量，为新一代飞行器和武器装备等研制提供了重要的测试手段和先期开发。

本发明设计合理、结构简单，有效解决了现有的微传感器体积大的技术问题。

附图说明

图1是结构层的结构示意图。

图2是图1的仰视图。

图3是玻璃层的结构示意图。

图4是本发明一实施例的结构示意图。

图5是惠斯通电桥电路的结构示意图。

图中，1-盖板，2-结构层，3-玻璃层，20-压敏电阻，21-第一压阻式加速度计单元，211-第一固支梁，212-第一质量块，22-第二压阻式加速度计单元，221-第二固支梁，222-第二质量块，23-槽，31-金属电极，32-金属引线，33-压焊点。

具体实施方式

下面结合附图对本发明的具体实施例进行详细说明。