[发明专利]阵列式单芯片集成数字微加速度计

权利要求书

1.一种阵列式单芯片集成数字微加速度计，其特征在于：包括单晶硅材料的结构层（2）；所述结构层（2）分为左右两部分，结构层（2）右面的上下两部分分别集成有不同量程的第一压阻式加速度计单元（21）和第二压阻式加速度计单元（22）；结构层（2）左面集成有对第一、二压阻式加速度计单元（21、22）的输出信号进行放大滤波处理的CMOS电路；所述第一压阻式加速度计单元（21）包括置于结构层（2）内的第一质量块（212），所述第一质量块（212）通过四个第一固支梁（211）与结构层（2）一体构成；所述四个第一固支梁（211）上分别设有阻值相等、连接成惠斯通电桥的压敏电阻（20）；所述第二压阻式加速度计单元（22）包括置于结构层（2）内的第二质量块（222），所述第二质量块（222）通过四个第二固支梁（221）与结构层（2）一体构成；所述四个第二固支梁（221）上分别设有阻值相等、连接成惠斯通电桥的压敏电阻（20）；所述惠斯通电桥分别接入所述CMOS电路。

2.根据权利要求1所述的阵列式单芯片集成数字微加速度计，其特征在于：还包括置于结构层（2）上面、单晶硅材料的盖板（1）和置于结构层（2）下面的玻璃层（3）；所述盖板（1）的内侧面上与第一质量块（212）和第二质量块（222）相对应的地方设有凹面；所述第一质量块（212）和第二质量块（222）的厚度均小于结构层（2）的厚度、且第一质量块（212）和第二质量块（222）对应的玻璃层（3）上分别设有金属电极（31）；所述玻璃层（3）上设有两个压焊点（33），所述金属电极（31）分别通过金属引线（32）与相应的压焊点（33）连接；所述结构层（2）的下面对应于玻璃层上的金属引线（32）和压焊点（33）的地方设有相应的槽（23）。

3.根据权利要求2所述的阵列式单芯片集成数字微加速度计，其特征在于：所述盖板（1）通过硅-硅直接键合工艺置于结构层（2）上面，所述玻璃层（3）通过硅-玻璃静电键合工艺置于结构层（2）下面。

4.根据权利要求1或2或3所述的阵列式单芯片集成数字微加速度计，其特征在于：所述四个第一固支梁（211）横向对称分布于第一质量块（212）的两个相对侧面；所述四个第二固支梁（221）分别分布于第二质量块（222）的四个侧面。

5.根据权利要求4所述的阵列式单芯片集成数字微加速度计，其特征在于：所述第一压阻式加速度计单元（21）的量程为10g，所述第一固支梁（211）的规格是：梁长700um、梁宽80um、梁厚20um，所述第一质量块（212）的规格是：长2000um、宽1200um、厚395um；所述第二压阻式加速度计单元（22）的量程为10000g，所述第二固支梁（221）的规格是：梁长800um、梁宽1000um、梁厚20um，所述第二质量块（222）的规格是：长1000um、宽1000um、厚395um；所述盖板（1）的规格是：长10000um、宽10000um、高320um，盖板（1）内侧面上的凹面的规格是：长8000um、宽8000um、深50um。

6.根据权利要求5所述的阵列式单芯片集成数字微加速度计，其特征在于：所述第一质量块（212）在其左右两面分别延伸出增加的部分而呈十字结构，所述增加的部分的规格是：长1240um、宽500um、厚395um。

7.根据权利要求5所述的阵列式单芯片集成数字微加速度计，其特征在于：所述每个第一固支梁（211）上沿其长度方向设有两个压敏电阻（20）。

8.根据权利要求6所述的阵列式单芯片集成数字微加速度计，其特征在于：所述每个第一固支梁（211）上沿其长度方向设有两个压敏电阻（20）。

9.根据权利要求8所述的阵列式单芯片集成数字微加速度计，其特征在于：所述CMOS电路的第一级采用低噪声低失调前端运算放大器，第二级采用有源低通滤波电路，第三级采用低噪声高增益运算放大器。

10.根据权利要求9所述的阵列式单芯片集成数字微加速度计，其特征在于：所述CMOS电路通过CMOS集成电路工艺集成在结构层（2）上；所述第一压阻式加速度计单元（21）和第二压阻式加速度计单元（22）通过硅微机械加工技术集成在结构层（2）上；所述压敏电阻（20）通过离子注入方法制作在第一固支梁（211）和第二固支梁（221）上。