[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种用于高k-金属栅工艺的应力记忆技术（SMT）的实施方法。

背景技术

对于65nm以下节点的半导体制造工艺而言，应力记忆技术是提升NMOS的性能所经常采用的方法。该技术是通过使NMOS的多晶硅栅极重新晶态化来改善NMOS的性能的，所述多晶硅栅极重新晶态化的机制如下：在所述多晶硅栅极两侧的半导体衬底中实施离子注入以形成未激活的源/漏区时，所述多晶硅栅极非晶态化；在所述半导体衬底上形成覆盖所述多晶硅栅极到的应力记忆材料层之后实施退火时，所述未激活的源/漏区被激活，同时，所述多晶硅栅极重新晶态化。在所述多晶硅栅极重新晶态化的过程中，由于所述应力记忆材料层的阻挡，所述多晶硅栅极的体积的扩张受到抑制，从而将所述应力记忆材料层的应力转移到所述半导体衬底中的沟道区，对所述沟道区施加拉应力以提高所述沟道区的载流子迁移率。

对于CMOS而言，在对其NMOS部分施加上述应力记忆技术之前，需要形成一掩膜以遮挡其PMOS部分，以避免造成所述PMOS部分的沟道区的载流子迁移率的下降。在实施上述应力记忆技术之后，需要将所述掩膜去除，在去除所述掩膜的过程中，会对所述NMOS部分的栅极结构两侧的侧壁结构造成更多的损伤，同时也不利于制造工序的简化。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a)提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区；b)在所述半导体衬底上依次形成一氧化物层和一多晶硅层；c)去除所述PMOS区上的多晶硅层；d)在所述半导体衬底上形成一非晶态的碲化锗层；e)形成所述PMOS区的伪栅极结构；f)形成所述NMOS区的伪栅极结构；g)在所述伪栅极结构的两侧形成侧壁结构；h)在所述半导体衬底上形成一应力材料层，以覆盖所述伪栅极结构，并执行一退火过程；i)去除所述应力材料层；j)去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽。

进一步，采用氧化和化学气相沉积工艺实施所述步骤b)。

进一步，所述步骤c)包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述PMOS区上的多晶硅层；最后，采用灰化工艺去除所述图案化的光刻胶层。

进一步，采用物理气相沉积工艺或原子层沉积工艺形成所述非晶态的碲化锗层。

进一步，所述步骤e)包括：先形成一图案化的光刻胶层以遮蔽所述PMOS区上的非晶态的碲化锗层的中部；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的非晶态的碲化锗层的其余部分和所述PMOS区上的氧化物层的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。

进一步，所述步骤f)包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层的中部和所述PMOS区；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述NMOS区上的多晶硅层的其余部分和所述NMOS区上的氧化物层的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。

进一步，所述侧壁结构包括至少一氧化物层和/或至少一氮化物层。

进一步，在实施所述步骤g)之前，还包括执行一离子注入的步骤，以在所述伪栅极结构两侧的半导体衬底中形成未激活的轻掺杂源/漏区。

进一步，在实施所述步骤g)之后，还包括再次执行一离子注入的步骤，以在所述伪栅极结构两侧的半导体衬底中形成未激活的重掺杂源/漏区。

进一步，采用湿法蚀刻工艺实施所述步骤i)。

进一步，在实施所述步骤i)之后，还包括在所述侧壁结构两侧的源/漏区上形成自对准硅化物的步骤。

进一步，在形成所述自对准硅化物之后，还包括形成一接触孔蚀刻停止层，以至少覆盖所述伪栅极结构的步骤。

进一步，在形成所述接触孔蚀刻停止层之后，还包括以下步骤：形成一层间介质层，以覆盖所述接触孔蚀刻停止层；研磨所述层间介质层和所述接触孔蚀刻停止层，以露出所述伪栅极结构的顶部。

进一步，在实施所述步骤j)之后，还包括以下步骤：在所述栅沟槽中依次形成一界面层、一高k介电层和一功函数金属层；实施金属栅的回填；执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。

根据本发明，不需针对所述NMOS区和所述PMOS区分别实施应力记忆技术，从而省去了形成掩膜和去除掩膜的工序，缩短生产时间，降低制造成本。

附图说明