[发明专利]用于连续时间Σ-Δ调制器的过度回路延迟补偿有效

专利信息
申请号: 201210333747.X 申请日: 2012-09-10
公开(公告)号: CN103001643A 公开(公告)日: 2013-03-27
发明(设计)人: 文卡特什·斯里尼瓦桑;帕特里克·萨塔尔扎德;维多利亚·王林凯特凯;巴赫尔·哈龙;马尔科·科西 申请(专利权)人: 德州仪器公司
主分类号: H03M3/00 分类号: H03M3/00;H03M1/06
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 王璐
地址: 美国得*** 国省代码: 美国;US
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摘要:
搜索关键词: 用于 连续 时间 调制器 过度 回路 延迟 补偿
【说明书】:

技术领域

本发明大体涉及∑-Δ调制器(SDM),且更具体地说,涉及SDM的过度回路延迟(ELD)。 

背景技术

转到图1,可看到常规SDM 100。此SDM 100大体包括积分器管线114(其大体包含彼此串联耦合的级112-1到112-N)、比较器106,和锁存器108。级112-1到112-N中的每一者大体包括加法器102-1到102-N(其通常为单端SDM的一个节点,且为差分SDM的一对节点)、积分器104-1到104-N,和数/模转换器(DAC)110-1到110-N。在操作中,积分器管线114(其有助于形成第N阶SDM)大体对模拟信号IN求积分,以使得比较器106可比较经积分的模拟信号IN与一个或一个以上参考电压。通常,比较器106包括布置为闪存模/数转换器(ADC)的若干被锁存比较器,其与时钟信号CLK(其中每一比较器接收参考电压中的至少一者)同步地执行比较。然而,通常,比较器106的输出并不为全分辨率数字信号,所以锁存器108(其由时钟信号CLK进行时控或锁定为与时钟信号CLK的倒数同步)可产生全分辨率数字信号(即,轨到轨信号)。然后可将来自锁存器的输出反馈到级112-1到112-N,以使得可将这些数字输出转换为模拟信号,且在加法器102-1到102-N处进行减法运算。此布置存在一些缺点;即,寄生极点和/或未予考虑的过度延迟(其可因寄生极点或路径而存在)可导致不稳定的行为。因此,需要一种改进的SDM。 

一些其它常规电路是:第5,729,230号美国专利;第6,414,615号美国专利;第7,405,687号美国专利;和第7,880,654号美国专利。 

发明内容

因此,本发明的实施例提供一种设备。所述设备包括:加法器,其具有第一输入和第二输入,其中所述加法器确定所述第一输入与所述第二输入之间的差异;积分器,其具有输入和输出,其中所述积分器的所述输入耦合到所述加法器;第一比较器,其具有输入和输出,其中所述第一比较器的所述输入耦合到所述积分器的所述输出,且其中所 述第一比较器由第一时钟信号进行时控;第二比较器,其具有输入和输出,其中所述第二比较器的所述输入耦合到所述第一比较器的所述输出,且其中所述第二比较器由第二时钟信号进行时控;锁存器,其具有输入和输出,其中所述锁存器的所述输入耦合到所述第二比较器的所述输出,其中所述锁存器由所述第一时钟信号进行时控;跟踪与保持(T/H)电路,其具有输入和输出,其中所述T/H电路的所述输入耦合到所述第二比较器的所述输出,且其中所述T/H电路的所述输出耦合到所述第一比较器的所述输入,且其中所述T/H电路由所述第二时钟信号控制;以及数/模转换器(DAC),其具有输入和输出,其中所述DAC的所述输入耦合到所述锁存器的所述输出,且其中所述DAC的所述输出耦合到所述加法器的所述第二输入。 

根据本发明的一实施例,所述第二时钟信号是所述第一时钟信号的倒数。 

根据本发明的一实施例,所述加法器、积分器、比较器、锁存器、T/H电路和DAC中的每一者的输入和输出都是差分的。 

根据本发明的一实施例,所述加法器进一步包括一对节点。 

根据本发明的一实施例,所述T/H电路进一步包括T/H单元,所述T/H单元具有:一对输入开关,其通过所述第二时钟信号而启动和撤销启动,且耦合到所述比较器的所述输出;以及电流导引电路,其耦合到所述比较器的所述输入和所述对输入开关。 

根据本发明的一实施例,所述电流导引电路进一步包括:一对晶体管,其中每一晶体管耦合到所述比较器的所述输入,且其中每一晶体管耦合到所述对输入开关中的至少一者;以及电源,其耦合到所述晶体管中的每一者。 

根据本发明的一实施例,每一晶体管进一步包括NMOS晶体管。 

根据本发明的一实施例,所述比较器进一步包括布置为闪存模/数转换器(ADC)的多个被锁存比较器。 

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