[发明专利]半导体检测结构及形成方法

说明书

技术领域

本发明涉及半导体测试领域，特别涉及一种能对待检测单元快速升温和降温的半导体检测结构及形成方法。

背景技术

随着集成电路的集成度不断提高，集成电路中的器件密度和电流速率变得越来越高，集成电路中器件的可靠性变得越来越重要。由于集成电路对应的电子产品会在不同的温度环境下使用，对集成电路或器件在不同温度条件下的测试变得越来越重要。例如，对金属互连线的电迁移检测，对栅介质层的与时间相关的电介质测试，器件的高温、低温寿命测试等，都需要在较高温度和较低温度的环境下循环进行测试，以便能获得在不同温度下集成电路或器件的电学性能。

传统的电迁移检测，与时间相关的电介质测试，器件的高温、低温寿命测试等通过封装级可靠性测试（Package level reliability test）来完成，这种测试评价方法需要对样品划片进行芯片封装后，装入烘箱或放在加热台表面进行测试。但利用烘箱或加热台测试时需要花大量的时间在升温和降温的过程中，真正用于测试的时间占整个测试时间的比例较小，极大地浪费了时间和用于升温、降温的电量，测试成本很高。

为此，现有技术提出了晶圆级可靠性测试（Wafer level reliability test），利用微加热器直接对待检测器件进行加热，关于利用微加热器对待检测器件进行检测的检测装置和方法请参考公开号为US2004/0036495A1的美国专利申请。但所述微加热器只能快速地加热，不能快速地降温，因此无法满足现有的测试需求。

发明内容

本发明解决的问题是提供一种半导体检测结构及形成方法，能快速地对待检测单元进行升温和降温，从而满足测试需求。

为解决上述问题，本发明技术方案首先提供了一种半导体检测结构，包括：基底，所述基底包括第一区域和第二区域；位于所述基底第一区域上的第一待检测单元；位于所述基底第二区域上的第二待检测单元；位于所述基底上的N型掺杂结构和P型掺杂结构，所述N型掺杂结构、P型掺杂结构的一端位于所述基底的第一区域，另一端位于所述基底的第二区域；与所述N型掺杂结构和P型掺杂结构的一端电连接的第一金属层，一个第一金属层对应于一个第一待检测单元；与所述N型掺杂结构和P型掺杂结构的另一端电连接的第二金属层，一个第二金属层对应于一个第二待检测单元；所述N型掺杂结构、第一金属层、P型掺杂结构、第二金属层串联后与交流电源相连接。

可选的，所述N型掺杂结构和P型掺杂结构为位于基底内的N型掺杂区和P型掺杂区。

可选的，所述N型掺杂结构和P型掺杂结构为位于基底表面的N型多晶硅结构和P型多晶硅结构。

可选的，还包括，位于所述N型掺杂结构和P型掺杂结构表面的导电插塞，所述N型掺杂结构和P型掺杂结构表面通过所述导电插塞与第一金属层、第二金属层电学连接。

可选的，在基底第一区域上，所述N型掺杂结构、P型掺杂结构与导电插塞相接触的位置围绕第一待检测单元设置。

可选的，在基底第二区域上，所述N型掺杂结构、P型掺杂结构与导电插塞相接触的位置围绕第二待检测单元设置。

可选的，所述第一金属层位于第一待检测单元的正上方，所述第二金属层位于第二待检测单元的正上方。

可选的，所述第一金属层、第二金属层为环形金属层，所述环形金属层的中间区域对应于第一待检测单元或第二待检测单元的位置。

可选的，所述环形金属层的高度高于、等于或低于所述第一待检测单元、第二待检测单元的高度，且所述环形金属层通过导电插塞与所述N型掺杂结构和P型掺杂结构电学连接。

可选的，所述环形金属层位于所述基底表面，且直接与所述N型掺杂结构和P型掺杂结构电学连接。

可选的，所述第一待检测单元和第二待检测单元包括：MOS晶体管、功率器件、存储器、LED器件、光伏器件、图像传感器、电感、电容、电阻、集成电路其中的一种或几种。