[发明专利]一种产生Gold序列的方法及芯片

说明书

技术领域

本发明涉及通信网络技术领域，尤其涉及一种产生Gold序列的方法及芯片。

背景技术

目前，Gold序列产生器，由两个循环移位寄存器构成，根据给定的初始状态，由两个m序列进行模2加获得。具体的，将初始化的两个循环移位寄存器循环右移动一位，分别获得两个m序列的一位比特输出；将输出的两个m序列进行模2加运算，获得Gold序列的一位比特；每个m序列根据生成多项式决定异或运算的抽头，根据抽头抽取出的比特进行异或运算生成新的一位比特，并将新的一位比特从最高位的输入循环移位寄存器。

然而，采用现有技术产生Gold序列时，每个时钟周期只能输出Gold序列的一位比特，运算效率较低。

发明内容

本发明的实施例提供一种产生Gold序列的方法及芯片，可以提高Gold序列的运算效率。

一方面，本发明的实施例提供一种产生Gold序列的方法，包括：

分别初始化第一移位寄存器和第二移位寄存器，并确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；

在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度；

将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。

本发明另一实施例中，所述确定所述第一移位寄存器和所述第二移位寄存器的抽头位置包括：根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；其中所述预设生成多项式为根据标量Gold序列生成多项式转化成的矢量生成多项式。

本发明另一实施例中，在所述将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列之前，还包括：根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新。

在所述将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列之后，还包括：

判断累积移位数是否大于或者等于初始相位；

当累积移位数小于初始相位时，重新对所述更新后的第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作；

当累积移位数大于或者等于初始相位时，输出并存储得到的所述Gold序列。

本发明另一实施例中，所述根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新，包括：根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；以及根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。

本发明另一实施例中，所述当累积移位数大于或者等于初始相位时，输出得到的所述Gold序列之后还包括：

判断所述Gold序列是否大于或者等于期望扰码序列长度；

当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；

当所述Gold序列小于期望扰码序列长度时，重新对更新后的所述第一移位寄存器和所述第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作。

另一方面，本发明实施例提供一种产生Gold序列的芯片，包括：

初始化单元，用于分别初始化第一移位寄存器和第二移位寄存器；

确定单元，用于确定所述第一移位寄存器和所述第二移位寄存器的抽头位置，并将确定的所述抽头位置发送给抽取单元；

抽取单元，用于接收所述确定单元发送的所述抽头位置，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度，将抽取的所述第一比特序列和所述第二比特序列发送给异或处理单元；

异或处理单元，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。