[发明专利]载人航天器FPGA全局时钟检测技术

说明书

技术领域

本发明涉及时钟检测技术，尤其涉及FPGA全局时钟检测技术，本发明是载人航天器FPGA全局时钟检测电路。

背景技术

FPGA在载人航天器中的运用已经越来越普遍，可靠性和安全性设计在越来越多的载人航天器中得到体现。全局时钟是FPGA正常工作的前提条件，全局时钟控制着FPGA的整个工作状态和相应的输出状态，因而全局时钟的有效性检测对FPGA十分重要，特别是在航天领域，FPGA全局时钟的检测对航天器的安全起着十分重要的作用。

全局时钟检测能够根据全局时钟的有效性输出故障信号，根据这一故障信号去复位电路及输出信号。如何检测全局时钟是否失效，以及在失效状态下检测全局时钟的有效性是关键技术。另外，在全局时钟恢复后，延迟输出故障无效信号对内部电路复位也起着重要的作用。如果故障信号无效和全局时钟同时作用，会使全局时钟失效前和失效后的FPGA内部状态一致，这样会导致航天器输出的不安全，只有在失效后将FPGA的内部状态全部复位的初始状态才会使航天器的输出安全得到保证。

发明内容

本发明要解决的技术问题是现有技术无法检测全局时钟有效性的问题。

为了解决上述问题，本发明揭露一种载人航天器FPGA全局时钟检测技术，具体是一种FPGA全局时钟检测电路，该电路该包括全局时钟分频电路、第一同步化电路、第二同步化电路，非门和二输入端的异或门，其中，所述全局时钟分频电路对全局时钟进行分频，产生分频时钟信号；所述第一同步化电路的输入端连接于所述全局时钟分频电路，输出端连接于所述异或门的第一输入端，对所述分频时钟信号进行同步化处理，使得检测时钟和分频时钟信号同步，由检测时钟信号控制而基于所述分频时钟信号输产生第一检测信号；所述非门的输入端连接所述分频电路的输出端，对分频时钟信号进行非运算；所述第二同步化电路连接所述非门的输出端，由检测时钟信号控制而基于非门对分频时钟信号的计算结果而产生第二检测信号；分频时钟信号的时钟周期至少小于检测时钟的时钟周期三倍；所述异或门对所述第一检测信号和第二检测进行异或运算。

作为一种改进方案，所述第一同步化电路包括第一D触发器、第二D触发器、第三D触发器，其中，所述第一D触发器的复位端接收所述分频时钟信号，所述时钟端接收检测时钟，所述数据端连接高电平，所述置位端接低电平；所述第二D触发器的复位端接收所述分频时钟信号，时钟端连接检测时钟，数据端连接第一D触发器的Q端，置位端接收低电平；所述第三D触发器的复位端连接分频时钟信号，时钟端连接所述检测时钟，数据端连接第二D触发器的Q端，置位端连接低电平，Q端连接异或门的第一输入端；所述第二同步化电路包括第四D触发器、第五D触发器和第六D触发器，其中，所述第四D触发器的复位端连接非门的输出端，所述时钟端接收检测时钟，所述数据端连接低电平，所述置位端接高电平；所述第五D触发器的复位端连接非门的输出端，时钟端连接检测时钟，数据端连接第四D触发器的Q端，置位端接收高电平；所述第六D触发器的复位端连接非门的输出端，时钟端连接所述检测时钟，数据端连接第五D触发器的Q端，置位端连接高电平，Q端连接异或门的第二输入端。

作为一种改进方案，所述检测技术还包括状态检测电路，该状态检测电路包括状态判别逻辑电路、第七D触发器、第八D触发器和状态判别输出电路，其中，所述状态判别逻辑电路的输入端连接所述第七D触发器和第八D触发器的Q端和异或门的输出端，输出端分别连接第七D触发器的数据端和第八D触发器的数据端；所述第七D触发器的时钟端接检测时钟，复位端和置位端均接高电平；所述第八D触发器的时钟端接检测时钟，复位端和置位端接高电平；所述状态判别输出电路的输入端连接所述第七D触发器和第八D触发器的Q端。

与现有技术相比，本发明的有益效果是：

1.由于本发明的第一同步化电路和第二同步化电路在全局时钟正常时输出相反，在全局时钟故障时输出相同，这样，对第一同步化电路和第二同步化电路的输出结果进行异或运算，根据异或运算的结果即可确定全局时钟是否故障，全局时钟检测准确，而且，电路简单。

2.由于包括状态检测电路，通过该状态检测电路不仅能够获知全局时钟是否故障，还能够获知全局时钟的故障是否消除（全局时钟恢复正常），从而电路输出能够在全局时钟故障情况下和正常工作模式下切换状态。