[发明专利]载人航天器FPGA全局时钟检测技术

权利要求书

1.载人航天器FPGA全局时钟检测技术，其特征在于：包括全局时钟分频电路、第一同步化电路、第二同步化电路，非门和二输入端的异或门，其中，

所述全局时钟分频电路对全局时钟进行分频，产生分频时钟信号；

所述第一同步化电路的输入端连接于所述全局时钟分频电路，输出端连接于所述异或门的第一输入端，对所述分频时钟信号进行同步化处理，使得检测时钟和分频时钟信号同步，由检测时钟信号控制而基于所述分频时钟信号产生第一检测信号；分频时钟信号的时钟周期至少小于检测时钟的时钟周期三倍；

所述非门的输入端连接所述分频电路的输出端，对分频时钟信号进行非运算；

所述第二同步化电路连接所述非门的输出端，由检测时钟信号控制而基于非门对分频时钟信号的计算结果而产生第二检测信号；

所述异或门对所述第一检测信号和第二检测进行异或运算。

2.根据权利要求1所述的载人航天器FPGA全局时钟检测技术，其特征在于：所述第一同步化电路包括第一D触发器、第二D触发器、第三D触发器，其中，所述第一D触发器的复位端接收所述分频时钟信号，所述时钟端接收检测时钟，所述数据端连接高电平，所述置位端接低电平；所述第二D触发器的复位端接收所述分频时钟信号，时钟端连接检测时钟，数据端连接第一D触发器的Q端，置位端接收低电平；所述第三D触发器的复位端连接分频时钟信号，时钟端连接所述检测时钟，数据端连接第二D触发器的Q端，置位端连接低电平，Q端连接异或门的第一输入端；

所述第二同步化电路包括第四D触发器、第五D触发器和第六D触发器，其中，所述第四D触发器的复位端连接非门的输出端，所述时钟端接收检测时钟，所述数据端连接低电平，所述置位端接高电平；所述第五D触发器的复位端连接非门的输出端，时钟端连接检测时钟，数据端连接第四D触发器的Q端，置位端接收高电平；所述第六D触发器的复位端连接非门的输出端，时钟端连接所述检测时钟，数据端连接第五D触发器的Q端，置位端连接高电平，Q端连接异或门的第二输入端。

3.根据权利要求1所述的载人航天器FPGA全局时钟检测技术，其特征在于：所述检测技术还包括状态检测电路，该状态检测电路包括状态判别逻辑电路、第七D触发器、第八D触发器和状态判别输出电路，其中，

所述状态判别逻辑电路的输入端连接所述第七D触发器和第八D触发器的Q端和异或门的输出端，输出端分别连接第七D触发器的数据端和第八D触发器的数据端；

所述第七D触发器的时钟端接检测时钟，复位端和置位端均接高电平；

所述第八D触发器的时钟端接检测时钟，复位端和置位端接高电平；

所述状态判别输出电路的输入端连接所述第七D触发器和第八D触发器的Q端。