[发明专利]芯片测试电路及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种芯片测试电路及其形成方法。

背景技术

在集成电路芯片封装中，一般通过焊线实现芯片和外部端口的连通。图1为现有技术中一个芯片封装结构的剖面示意图。如图1所示，焊线15的一端被打线装置打在打线垫14上，与芯片13相连接，焊线15的另外一端连接至外部端口12，因此，所述焊线15可以将所述芯片13电连接至外部端口12。在经过上述打线过程之后，所述被焊线15连通的芯片13才被放入铸模11内，并通过注入密封树脂16，将所述芯片13封装。

然而在上述打线过程中，所述打线装置所施加的压力可能会使得芯片中出现介质层裂缝和各金属层粘合不牢固的问题。图2为图1虚线所示部分的局部放大图，打线装置将所述焊线15打在打线垫14上时，其所施加的压力将影响焊垫区10下方的芯片结构。另一方面，随着半导体器件的尺寸缩小，低k介质材料不可避免的被应用在芯片的制造过程中，由于低k介质材料的弹性系数较小且粘附性较差，这样就更加增大了所述焊垫区10下方的芯片结构在受到压力时各出现介质层裂缝和各金属层粘合不牢固的可能性。

如果在芯片中出现介质层裂缝及其各金属层粘合不牢固的问题，就意味着该芯片已经损坏，不能被使用。为了不影响产品的成品率，所述损坏的芯片需要在封装前被检测出来。

由于芯片中的介质层出现裂缝，就会出现短路现象，从而产生漏电流，因此我们可以通过对芯片进行漏电流检测来判断芯片内部是否损坏。现有技术中，一般是通过探针卡对芯片进行封装前测试。如专利公开号为CN101622545A以及公开日为2010年1月6日的中国专利文献公开了一种探针检测装置。利用探针卡进行芯片的封装前测试一般包括以下步骤：通过探针卡与打线垫的连接将测试信号引入芯片内部；接着，使测试信号流经芯片内部的测试电路，然后通过芯片的测试引脚流出，通过该流出的测试信号判断芯片是否被损坏。图3为现有技术中芯片封装前的测试电路的剖面结构示意图，参考图3，该测试电路只是简单的模拟被测芯片的金属结构和介质材料，不能够很好的反应高集成度高复杂度的被测芯片。

因此，需要提出一种新的芯片测试电路及其测试方法，能更为逼真的模拟被测芯片的实际结构，从而提高芯片测试的精准度。

发明内容

本发明解决的问题是提供一种芯片测试电路及其测试方法，不仅能反映被测芯片的实际结构，而且能避免因现有测试电路不能较好的反映芯片的实际结构而导致错误的测试判断。

为解决上述问题，本发明实施例提供了一种芯片测试电路，包括：至少一层测试结构，所述至少一层测试结构呈堆叠排列，且相邻测试结构之间形成有层间介质层，每一层测试结构包括：第一测试层，所述第一测试层包括多个相互电连接的第一导电块；第二测试层，所述第二测试层位于所述第一测试层的下方或者上方，且所述第二测试层包含多个环状结构，所述环状结构和所述第一导电块一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块、位于所述第二导电块和第三导电块之间的介质材料，且多个所述第三导电块之间相互电连接；以及多个第一导电插塞，所述第一导电插塞位于所述第一测试层和第二测试层之间，用于电连接所述第一导电块和与其对应的第二导电块，每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层。

可选地，所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。

可选地，所述的芯片测试电路还包括：多个第二导电插塞，位于相邻两个测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

可选地，所述的芯片测试电路还包括：多个第三导电插塞，所述第三导电插塞位于焊垫和与所述焊垫最靠近的测试层之间，用于电连接焊垫和与所述焊垫最靠近的测试层的导电块。

可选地，与每一个第二导电块相连的第一导电插塞为一个或者多个。

可选地，所述第一导电插塞的横截面积是所述第二导电块的1/4~3/4。