[发明专利]芯片测试电路及其形成方法

权利要求书

1.一种芯片测试电路，其特征在于，包括：至少一层测试结构，所述至少一层测试结构呈堆叠排列，且相邻测试结构之间形成有层间介质层，每一层测试结构包括：

第一测试层，所述第一测试层包括多个相互电连接的第一导电块；

第二测试层，所述第二测试层位于所述第一测试层的下方或者上方，且所述第二测试层包含多个环状结构，所述环状结构和所述第一导电块一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块、位于所述第二导电块和第三导电块之间的介质材料，且多个所述第三导电块之间相互电连接；以及

多个第一导电插塞，所述第一导电插塞位于所述第一测试层和第二测试层之间，用于电连接所述第一导电块和与其对应的第二导电块，

每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层。

2.如权利要求1所述的芯片测试电路，其特征在于，所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。

3.如权利要求1所述的芯片测试电路，其特征在于，还包括：多个第二导电插塞，位于相邻两个测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

4.如权利要求1所述的芯片测试电路，其特征在于，还包括：多个第三导电插塞，所述第三导电插塞位于焊垫和与所述焊垫最靠近的测试层之间，用于电连接焊垫和与所述焊垫最靠近的测试层的导电块。

5.如权利要求1所述的芯片测试电路，其特征在于，与每一个第二导电块相连的第一导电插塞为一个或者多个。

6.如权利要求1所述的芯片测试电路，其特征在于，所述第一导电插塞的横截面积是所述第二导电块的1/4~3/4。

7.一种芯片测试电路的形成方法，其特征在于，包括：形成至少一层测试结构，所述至少一层测试结构呈堆叠排列；

每一层测试结构的形成方法包括：

形成第一导电层；

图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块；

在所述第一测试层上形成第一层间介质层；

在所述第一层间介质层中形成多个第一导电插塞，所述第一导电插塞的位置与所述第一导电块的位置一一对应；

形成第二导电层，覆盖所述第一层间介质层和所述第一导电插栓；

图形化所述第二导电层形成第二测试层，所述第二测试层包括多个环状结构，所述环状结构和所述第一导电块的位置一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块，所述第二导电块位于相应的所述第一导电插栓上，所述第三导电块之间相互电连接；以及

在所述第二导电块和第三导电块中填充介质材料，

或者，每一层测试结构的形成方法包括：

形成第二导电层，图形化所述第二导电层以形成第二测试层，所述第二测试层包括多个环状结构，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块，所述第三导电块之间相互电连接；

在所述第二导电块和第三导电块中填充介质材料；

在所述第二层测试层上形成第一层间介质层；

在所述第一层间介质层中形成多个第一导电插塞，所述第一导电插塞的位置与所述第二导电块的位置一一对应；

以及在所述第一层间介质层上形成第一导电层；

图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块，且与所述第一导电插塞的位置一一对应；

其中，每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层。

8.如权利要求7所述的芯片测试电路的形成方法，其特征在于，所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。

9.如权利要求7所述的芯片测试电路的形成方法，其特征在于，在形成一层测试结构后，形成位于该层测试结构上、且与该层测试结构相邻的另一层测试结构之前，还包括：形成第二层间介质层，所述第二层间介质层覆盖该层测试结构，在所述第二层间介质层中形成第二导电插塞，所述第二导电插塞位于相邻两层测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。