[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高。然而，目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。

现有的三维封装技术包括：基于金线键合的芯片堆叠（Die Stacking）、封装堆叠（Package Stacking）和基于硅通孔（Through Silicon Via，TSV）的三维堆叠。其中，基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法。

所述基于硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。现有技术形成硅通孔的方法包括：

请参考图1，提供硅衬底100，所述硅衬底100的第一表面101具有器件层102。

请参考图2，在所述器件层102和硅衬底100内采用刻蚀工艺形成通孔；在所述通孔内填充满导电材料，形成导电插塞103。

请参考图3，平坦化所述硅衬底100的第二表面（未示出），直到暴露出导电插塞103为止，所述第二表面与所述第一表101面相对。

平坦化后，所述导电插塞103贯穿所述硅衬底100，形成硅通孔；之后，将形成有半导体器件的不同硅衬底100堆叠设置，并通过所述硅通孔使位于不同硅衬底100表面的半导体器件电学连接，使芯片集成。

然而，现有技术形成硅通孔的过程中，平坦化的终点（End Point）难以控制，导致所形成的半导体器件性能不稳定。

更多硅通孔的形成方法请参考公开号为US 2012/0083116A1的美国专利文件。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，使平坦化的终点可控，器件性能稳定。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；对所述半导体衬底进行离子注入，在半导体衬底内形成停止层；形成停止层后，在所述半导体衬底的第一表面形成器件层；形成贯穿所述器件层的导电插塞，所述导电插塞自半导体衬底的第一表面插入所述半导体衬底内，且所述导电插塞的底部与所述停止层接触；形成导电插塞之后，化学机械抛光所述半导体衬底的第二表面，直至暴露出停止层为止，所述第二表面与所述第一表面相对；去除所述停止层和部分半导体衬底，使所述导电插塞突出于半导体衬底的第二表面。

可选地，离子注入的离子为氧离子、氮离子和碳离子中的一种或多种。

可选地，所述停止层到半导体衬底的第一表面的距离为10000埃-50000埃。

可选地，所述导电插塞的形成方法为：采用干法刻蚀工艺在所述器件层和半导体衬底内的形成通孔，所述通孔暴露出停止层表面；在所述通孔内填充导电材料形成导电插塞。

可选地，所述的导电材料为铜、钨或铝。

可选地，在填充导电材料之前，在所述通孔的侧壁和底部表面形成阻挡层。

可选地，所述阻挡层的材料为钛、钽、氮化钛、氮化钽、钛钨中的一种或多种。

可选地，还包括：在形成导电插塞之后，在所述器件层和导电插塞表面形成金属互连层；在所述金属互连层表面形成绝缘层。

可选地，还包括：去除所述停止层和部分半导体衬底之后，在所述半导体衬底第二表面形成钝化层，所述钝化层表面与所述导电插塞顶部齐平。

可选地，所述化学机械抛光工艺的研磨液中，研磨颗粒为二氧化硅或二氧化铈。

可选地，所述去除所述停止层和部分半导体衬底的工艺为刻蚀工艺。

可选地，所述钝化层的材料为氮化硅或氧化硅。

可选地，所述钝化层的形成方法为：在半导体衬底第二表面和导电插塞表面沉积氮化硅层或氧化硅层；采用化学机械抛光工艺平坦化所述氮化硅层或氧化硅层，直至暴露出导电插塞表面。

可选地，所述半导体衬底的材料为单晶硅或单晶锗。

与现有技术相比，本发明的技术方案具有以下优点：