[发明专利]阵列基板行驱动电路、显示面板及显示装置

权利要求书

1.一种阵列基板行驱动电路，其特征在于，包括串联的多级电路单元，每级电路单元包括栅极驱动模块和发光控制模块，所述栅极驱动模块用于产生栅极驱动信号，所述发光控制模块与所述栅极驱动模块的栅极驱动信号输出端连接，用于在所述栅极驱动信号的控制下产生控制有机发光二极管开/关的发光控制信号，所述栅极驱动信号和所述发光控制信号反相。

2.如权利要求1所述的电路，其特征在于，所述栅极驱动模块包括第一薄膜晶体管~第五薄膜晶体管以及第一自举电容，其中，

所述第一薄膜晶体管的第一端分别与第五薄膜晶体管的第三端和第四薄膜晶体管的第二端连接，第二端连接外部电平信号，第三端分别与第一自举电容和第二薄膜晶体管的第二端连接，并作为所述栅极驱动信号的输出端；

所述第三薄膜晶体管的第一端连接时钟信号，第二端分别连接第五薄膜晶体管、第一自举电容以及第二薄膜晶体管的第一端，第三端连接上一级电路单元的栅极驱动信号输出端；

所述第四薄膜晶体管的第一端、第五薄膜晶体管的第二端连接时钟信号，所述第二薄膜晶体管的第三端连接时钟信号的反向信号，所述第四薄膜晶体管的第三端连接外部电平信号；

所述第一薄膜晶体管~第五薄膜晶体管的第一端为栅极。

3.如权利要求2所述的电路，其特征在于，所述栅极驱动模块还包括第六薄膜晶体管和第七薄膜晶体管，其中，第七薄膜晶体管的第一端连接时钟信号的反相信号，第二端与第五薄膜晶体管的第三端连接，第三端分别与第六薄膜晶体管的第二端以及第一薄膜晶体管的第一端连接；第六薄膜晶体管的第一端连接时钟信号，第六薄膜晶体管的第三端与第四薄膜晶体管的第二端连接。

4.如权利要求3所述的电路，其特征在于，所述栅极驱动模块还包括第二自举电容，所述第二自举电容的第一端与第一薄膜晶体管的第一端连接，第二端连接外部电平信号。

5.如权利要求4所述的电路，其特征在于，所述发光控制模块包括第八薄膜晶体管~第十一薄膜晶体管以及第三自举电容，其中，

第九薄膜晶体管、第十一薄膜晶体管的第一端与所述第一薄膜晶体管的第三端连接，第八薄膜晶体管的第二端分别与第九薄膜晶体管的第三端以及第十薄膜晶体管、第三自举电容的第一端连接；第十薄膜晶体管的第二端分别与第三自举电容的第二端以及第十一薄膜晶体管的第三端连接且作为所述发光控制信号的输出端，第十薄膜晶体管的第三端连接时钟信号；第八薄膜晶体管的第三端、第九薄膜晶体管和第十一薄膜晶体管的第二端接外部电平信号；所述第八薄膜晶体管~第十一薄膜晶体管的第一端为栅极。

6.如权利要求5所述的电路，其特征在于，对于第一级所述电路单元，第三薄膜晶体管的第三端连接外部输入信号；对于第n级电路单元，第三薄膜晶体管的第三端的输入信号由上一级电路单元中第一薄膜晶体管第三端输出的所述栅极驱动信号提供，本级电路单元中第八薄膜晶体管第一端所连接的输入信号为下一级电路单元中第一薄膜晶体管第三端输出的所述栅极驱动信号；对于最后一级电路单元，第八薄膜晶体管第一端连接另一外部输入信号；其中，n为大于或等于2的整数。

7.如权利要求6所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管均为P型薄膜晶体管，且第四薄膜晶体管、第八薄膜晶体管的第三端连接低电平，第二自举电容、第一薄膜晶体管、第十一薄膜晶体管以及第九薄膜晶体管的第二端连接高电平。

8.如权利要求6所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管均为N型薄膜晶体管，且第四薄膜晶体管、第八薄膜晶体管的第三端连接高电平，第二自举电容、第一薄膜晶体管、第十一薄膜晶体管以及第九薄膜晶体管的第二端连接低电平。

9.如权利要求7或8所述的电路，其特征在于，将第四薄膜晶体管的第一端连接时钟信号替换为第四薄膜晶体管的第一端连接第四薄膜晶体管的第三端。

10.如权利要求5所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管的第二端均为源极，第三端均为漏极。

11.如权利要求5所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管的第二端均为漏极，第三端均为源极。

12.一种显示面板，其特征在于，所述显示面板以权利要求1~11中任一项所述的电路作为阵列基板行驱动电路。

13.一种显示装置，其特征在于，所述显示装置包括权利要求12所述的显示面板。