[发明专利]CMOS工艺中集成SONOS器件和LDMOS器件的方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种CMOS工艺中集成SONOS器件和LDMOS器件的方法。

背景技术

非挥发行存储器（NVM）技术发性发展至今，主要有浮栅（floating gate）技术、分压栅(split gate)技术以及SONOS（Silicon-Oxide-Nitride-Oxide-Silicon，硅氧化氮氧化硅）技术。SONOS技术应用广泛，具有操作电压低，速度快，容量大等优点。随着移动互联网技术的高速发展，尤其是以移动终端为主要市场应用的半导体市场快速崛起，其中代表的新兴半导体是以触摸屏控制为应用集成了微处理器，CODE存储器件，高压器件如LDMOS器件等。这就需要高压器件和嵌入式存储器件集成于同一平台。将存储器和高压器件嵌入到标准CMOS逻辑工艺需要新增加10层以上的光刻版，设计和制造成本都非常高。

如图1所示，现有N型SONOS器件的结构示意图；现有N型SONOS器件：包括P型阱区101，在所述P型阱区101上依次形成有第一氧化硅层103、第二氮化硅层104和第三氧化硅105，由所述第一氧化硅层103、第二氮化硅层104和第三氧化硅105组成ONO层，所述第一氧化硅层103为器件的隧穿氧化层，所述第二氮化硅层104为数据存储介质层，所述第三氧化硅105为控制氧化层。在所述ONO层上方形成有栅极多晶硅106。在所述栅极多晶硅106的侧面形成有侧墙107，所述ONO层也延伸到所述侧墙107的下方。所述栅极多晶硅106所覆盖的所述P型阱区101为沟道区，在所述沟道区中形成有阈值电压调整注入区102，该阈值电压调整注入区102为一N-区，用于调整器件的阈值电压。在所述栅极多晶硅106两侧的所述P型阱区101形成有对称设置的轻掺杂源漏（LDD）区108和源漏区109，所述轻掺杂源漏区108和所述栅极多晶硅106的边缘自对准，所述源漏区109和所述侧墙107的边缘自对准。在器件进行写入操作时，在所述栅极多晶硅106上偏置正电压VPOS，在所述源漏区109上偏置负电压VNEG，在所述P型阱区101上也偏置负电压VNEG，这样就形成了从所述栅极多晶硅106到所述沟道区之间的隧穿电压差（VPOS-VNEG），从而发生电子的FN遂穿，即所述沟道区的电子通过F-N隧穿方式穿过所述第一氧化硅层103进入到所述第二氮化硅层104中并且被所述第二氮化硅层104的陷阱捕获。对于现有P型SONOS器件，各区域的掺杂和现有N型SONOS器件相反，如沟道区为N型，源漏区为P型。

将现有SONOS器件嵌入到标准的CMOS工艺需要额外增加3～4层光刻层，如包括：隧穿氧化层定义光刻层，存储管沟道调整注入光刻层，存储管ONO介质膜定义光刻层，存储管LDD注入光刻层等。

如图2A所示，是现有非对称N型LDMOS器件的结构示意图；现有N型LDMOS器件包括：硅衬底201，在所述硅衬底201中形成有浅沟槽隔离结构，由填充于浅沟槽中的浅沟槽场氧203隔离出有源区。所述硅衬底201中形成有N型阱区（NWELL）202；在所述N型阱区202中形成有P型阱区（PWELL）204，在所述硅衬底201的表面依次形成有栅介质层205如栅氧化层和栅极多晶硅206，由所述栅极多晶硅206所覆盖的所述P型阱区204组成沟道区。源区207为一N+区，形成有所述P型阱区204中；漏区208为一N+区，形成于所述N型阱区202，所述漏区208和所述沟道区之间隔离有一个浅沟槽场氧203，该浅沟槽场氧203和所述沟道区也相隔一段距离，所述栅极多晶硅206延伸到该浅沟槽场氧203的上方；由所述沟道区到所述漏区208之间的所述N型阱区202组成器件的漂移区（N-Drift）。在所述P型阱区204形成有背栅电极引出区209，该背栅电极引出区309为一N+区。在所述源区207、所述漏区208、所述栅极多晶硅206以及所述背栅电极引出区209的上方分别形成有金属接触210并分别引出源极、漏极、栅极和背栅电极。