[发明专利]浮栅电可擦除型只读存储器及制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种浮栅电可擦除型只读存储器；本发明还涉及一种浮栅电可擦除型只读存储器的制造方法。

背景技术

非挥发行存储器（NVM）技术发性发展至今，主要有浮栅（floating gate）技术、分压栅(split gate)技术以及SONOS（Silicon-Oxide-Nitride-Oxide-Silicon，硅氧化氮氧化硅）技术。为获得更高性能及更大存储容量，嵌入式非挥发行存储器（NVM）希望存储单元的面积越小越好。浮栅型NVM相对于其他技术有着更高数据保持能力的优势，所以浮栅（floating gate）技术一直是电可擦除只读存储器（EEPROM）的主流技术，其拥有高速高可靠性的特性，非常适合嵌入式技术，在MCU和智能卡和金融支付，安全芯片等领域有巨大的市场占有量。EEPROM的一个特点是具有高操作电压以及其隧穿氧化层厚度不能减薄，这就导致了存储器的单元结构的面积一直都比较大，故其单元结构的生产成本一直都比较高。同时，浮栅本身尺寸的减小会造成浮栅与控制栅之间的介质面积的减小，也就是耦合电容减小，这会使得电压耦合效率降低从而降低器件性能，所以EEPROM在尺寸减小方面面临困难。

如图1所述，是现有浮栅电可擦除型只读存储器的单元结构示意图。以N型结构的现有浮栅电可擦除型只读存储器为例说明，器件形成于硅衬底上，有源区由场氧隔离，场氧能为浅沟槽场氧（STI）或局部场氧（LOCOS）。在有源区中形成有P型阱101，在有源区上方依次形成有隧穿氧化层104、浮栅105、ONO层106和控制栅107，其中浮栅105和控制栅107的组成材料都为多晶硅，ONO层106由依次形成的第一氧化硅层、第二氮化硅层和第三氧化硅层组成；通过光刻刻蚀形成由隧穿氧化层104、浮栅105、ONO层106和控制栅107组成的栅极结构。在栅极结构自对准下在所述P型阱101中形成有轻掺杂源漏（LDD），在栅极结构的侧面形成有侧壁，在侧壁的自对准下在所述P型阱101中形成有源区103和漏区102；在漏区102上方形成有金属接触108，该金属接触108为该单元结构的位线端，与存储器的位线相连；在漏区103上方形成有金属接触109，该金属接触109为该单元结构的源线端，与存储器的源线相连。

浮栅型EEPROM器件中，是通过电荷在隧穿氧化层之间的隧穿来实现数据存储的，其隧穿电流与电场强度成指数关系。由于考虑到数据保持能力（data retention）及等离子创伤形成的空洞（pin-hole from plasma damage），浮栅型EEPROM隧穿氧化层的厚度基本控制在很难再减小了。所以在隧穿氧化层厚度一定的条件下，要得到高电场，就需要在隧穿氧化层上加高的电压。而施加在隧穿氧化层上的电压是浮栅耦合的有效电压，如图3所示，现有浮栅电可擦除型只读存储器的单元结构的耦合电容示意图，VCG为加在控制栅107上的电压，VFG为耦合到浮栅105上的电压，VD为加在漏区102上的电压，VS为加在源区103上的电压，VB为加在衬底电极即P型阱101上的电压；由上述耦合关系可以得到如下两个耦合系数，包括擦除系数Ke及写入系数Kw：

Ke=ConoCfd+Ctuox+Cono+Cfs]]>

Kw=CtuoxCfd+Ctuox+Cono+Cfs]]>