[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明总的来说涉及半导体结构，更具体地，涉及具有源极部件和邻接的降压拾取区(buck pick-up region)的器件及其形成方法。

背景技术

常规对接接触件用于减少半导体器件的面积，以便增加其上电路的密度，并且对接接触件广泛用于功率金属氧化物半导体场效晶体管(MOSFET)中以增加单元密度和减少导通电阻。对接接触件是两个端部具有相同电势的节点。例如，晶体管的源极/漏极区共用具有相邻降压拾取区的接触节点。这种接触节点是对接接触件。在另一个实例中，两个相邻的晶体管连接至用于它们对应的源极/漏极区同一接触节点。这种接触节点也是对接接触件。

半导体工艺已发展到缩小半导体节点。这种规模缩小工艺通常通过增加生产效率和降低相关成本来提供优势。这样的规模缩小还增加了处理集成电路的复杂性。

虽然对接接触件有很多优点，但是存在许多与发展规模缩小的半导体器件相关的挑战。已经实施针对对接接触件的结构和工艺的各种技术以尝试和进一步提高晶体管器件的性能。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体结构，包括：第一栅极结构，设置在衬底上；至少一个轻掺杂区，具有第一导电类型，并且与位于所述衬底中的所述栅极结构邻接；源极部件和漏极部件，具有所述第一导电类型，并且位于所述衬底中的所述栅极结构的相对侧，其中，所述源极部件位于所述至少一个轻掺杂区中；以及第一降压拾取区，具有第二导电类型，并且与位于所述至少一个轻掺杂区中的所述源极部件邻接。

该半导体结构进一步包括与所述源极部件邻接并与所述第一降压拾取区相对的第二降压拾取区。

在该半导体结构中，所述第一降压拾取区和所述第二降压拾取区间隔约0.2μm至约10μm范围内的距离W。

在该半导体结构中，所述第一降压拾取区的深度D_P基本上大于所述至少一个轻掺杂区的深度D_L。

在该半导体结构中，所述第一降压拾取区包括约1E15至5E15原子/平方厘米的剂量范围内的硼。

该半导体结构，进一步包括设置在所述源极部件和所述第一降压拾取区上的自对准多晶硅化物层。

在该半导体结构中，所述自对准多晶硅化物层延伸进所述衬底中达深度D_S，并且所述深度D_S大于所述至少一个轻掺杂区的深度D_L。

该半导体结构进一步包括设置在所述自对准多晶硅化物层上的接触塞。

该半导体结构进一步包括与所述第一栅极结构相邻的第二栅极结构，所述第二栅极结构共用所述第一栅极结构的所述源极部件和所述降压拾取区。

该半导体结构进一步包括隔离件，位于覆盖所述至少一个轻掺杂区的一部分的所述第一栅极结构的侧壁上，其中，电流通路从所述漏极部件开始，经过所述第一栅极结构的下方，沿着所述被覆盖的轻掺杂区到达所述源极部件。

根据本发明的另一方面，提供了一种半导体结构，包括：第一栅极结构和相邻的第二栅极结构，所述第一栅极结构和所述第二栅极结构设置在衬底上；阱区，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底中，所述阱区具有第一导电类型；轻掺杂区，设置在所述阱区中，所述轻掺杂区具有第二导电类型；重掺杂区，设置在所述轻掺杂区中，所述重掺杂区具有所述第二导电类型；以及第一降压拾取区，与位于所述轻掺杂区中的所述重掺杂区邻接，所述第一降压拾取区具有所述第一导电类型。

该半导体结构进一步包括位于所述轻掺杂区中的第二降压拾取区，其中，所述重掺杂区位于所述第一降压拾取区和所述第二降压拾取区之间。

在该半导体结构中，所述第一降压拾取区和所述第二降压拾取区间隔约0.2μm至约10μm范围内的距离W。

在该半导体结构中，所述第一降压拾取区的深度D_P大于所述轻掺杂区的深度D_L。

在该半导体结构中，所述第一降压拾取区包括约1E15至约5E15原子/平方厘米的剂量范围内的硼。

该半导体结构进一步包括设置在所述重掺杂区和所述第一降压拾取区上的自对准多晶硅化物层。

在该半导体结构中，所述自对准多晶硅化物层延伸进所述衬底中达深度D_S，并且所述深度D_S大于所述轻掺杂区的深度D_L。